Interrupções. Capítulo 6

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1 Capítulo 6 Interrupções Nenhum computador pode atender as solicitações dos dispositivos de entrada e saída sem implementar um conjunto de interrupções de hardware. Um modo simples de compreender o funcionamento das interrupções de hardware é fazer a analogia com recepção de uma chamada telefónica. Assim quando se pretende comunicar com uma pessoa podemos faze-lo por telefone, pensando nas linhas telefónicas como sendo as linhas que ligam os dispositivos de entrada e saída ao processador, um computador sem interrupções é pois como um telefone sem campainha, pois assim nunca se sabe quando o telefone toca, e teríamos que estar sempre a atender o telefone para verificarmos se alguém quer falar connosco, do mesmo modo se o computador não possuir interrupções o CPU tem estar sempre a verificar se algum dispositivo pretende comunicar com ele. No telefone com campainha podemos estar a fazer varias coisas e só atendemos o telefone quando ele toca, nessa altura falamos com a outra pessoa, no caso do CPU, este realiza outras tarefas sem se preocupar com os dispositivos. Estes só vão ser atendidos quando solicitarem um pedido de interrupção Ainda continuando com a mesma analogia com o telefone, suponhamos que estamos a ler um livro e o telefone toca, marcamos a página do livro e vamos atender o telefone, falamos com o nosso interlocutor, depois voltamos a continuar a leitura do livro na posição em que estávamos quando o telefone tocou. O CPU responde às interrupções da mesma maneira, quando está a executar um programa e é solicitado um pedido de interrupção, guarda o endereço da posição de memória que está a executar na pilha e vai executar a interrupção, quando acaba de executar a interrupção vai buscar da pilha o endereço da instrução seguinte à que estava a executar quando aconteceu o pedido da interrupção. O CPU para o pedido de interrupções externo só tem uma linha para todos os dispositivos. Existindo então um controlador de interrupções, este faz a interface com o processador dos pedidos de interrupção feitos pelos diferentes dispositivos de entrada/saída. Quando o CPU recebe o pedido de interrupção, verifica com o controlador de interrupções que dispositivo causou o pedido de interrupções e então efectua o atendimento apropriado à interrupção 1.CONTROLADOR DE INTERRUPÇÕES 8259 O controlador de interrupções usado no original IBM PC, era um 8259 ( Programmable Interrupt Control - PIC) da Intel, só assim é possível o atendimento de várias fontes de interrupções. Quando do surgimento do PC-AT, a capacidade de atendimento de interrupções foram estendidas, tendo sido incorporado mais um 8259, duplicando a capacidade de atendimento das interrupções. De modo a manter a compatibilidade com o PC-AT, os construtores de computadores foram incorporando no Chiptset da motherboard o equivalente a um par de O que Microprocessadores III 6-1

2 Interrupções interessa de facto é que o modo de efectuar a configuração é como se efectivamente existissem os dois Figura 1- Registos do controlador de interrupções O bloco básico da constituição da PIC é mostrado na figura 1. Possui 8 linhas de pedidos de interrupções de dispositivos externos, referenciadas como IR0, IR1 a IR7 que passam em primeiro lugar por um registo denominado IMR (Interrupt Mask Register), que verifica se a interrupção em causa está ou não mascarada i.e. inibida. Se a interrupção está mascarada esta não executada, não existindo mais nenhum procedimento. Se a interrupção em causa não estiver mascarada vai ser processada no IRR (Interrupt Request Register). O IRR guarda os pedidos de interrupção até que estes sejam efectivamente atendidos pelo processador, existindo um outro registo denominado Priority Resolver, que vai seleccionar qual a interrupção de maior prioridade isto no caso de existirem vários pedidos em simultâneo. A interrupção de maior prioridade é a linha de IR0, seguido pela linha IR1, sucessivamente até IRQ7, este de menor prioridade. Depois de o PIC determinar qual a IRQ a processar, tem de comunicar ao processador para que seja executada a correspondente rotina d serviço à interrupção. Este processo é feito enviando um INT para o processador, é feito pela linha de INT-linha é activada pelo PIC o que é interpretado pelo processador como um pedido de interrupção, O processador termina a instrução corrente que está a executar, e responde ao PIC com um sinal de confirmação (Acknowledge) pela linha de INTA - é um pulso negativo. Após a confirmação pela linha de INTA, o IRQ que o PIC está a processar é guardado no ISR ( In Service Rotine), indica qual a interrupção que está a ser processada. Um outro pulso negativo é enviado pelo processador para indicar ao PIC para colocar no barramento de dados (8 linhas menos significativas) o numero da interrupção, no caso de existirem dois PIC, sendo neste caso um configurado como MASTER e o outro 6-2 Microprocessadores III

3 Capítulo 6 Interrupções configurado como SLAVE, e se o pedido de IRQ for do slave, então neste caso o master indica ao slave para enviar o vector da interrupção. O envio do numero da interrupção faz com que o processador executa a correspondente rotina de serviço à interrupção, que no fim da sua execução deverá enviar uma indicacão de fim de interrupção EOI (End of Interrupt) para o PIC, que tem como função fazer o reset ao registo ISR, se neste momento não tem mais nenhuma interrupção pendente, fica em espera até que seja solicitado uma nova interrupção. 1.2 Redireccionamento de IRQ2/IRQ9 O redireccionamento de IRQ 2 causa por vezes alguma confusão, no original XT, só existia um PIC, então como tal eram atendidas 8 pedidos de interrupções. Com o surgimento do PC-AT, acrescentaram mais um controlador. Como houve a necessidade de manter a compatibilidade com o hardware mais antigo, a nova configuração foi implementada utilizando a IRQ 2 como entrada da linha de INT do PIC slave. O CPU só tem uma linha de interrupção INT, pelo que o segundo controlador tem de ser ligado ao primeiro, numa configuração master/slave. A linha de IRQ 2, foi a seleccionada, utilizando a IRQ 2 para o segundo dispositivo, mais nenhum dispositivo a pode utilizar. Os dispositivos que utilizavam a IRQ2 foram desviados para a IRQ 9. Figura 2- Dois PICs ligado em modo Master/Slave Microprocessadores III 6-3

4 Interrupções 1.3 Inicialização do PIC O passo inicial de qualquer operação com o 8259 é pelo envio das palavras de controlo enviadas para os portos de localização endereço base+0 e endereço base+1. Estas palavras de controlo dividem-se em duas categorias palavras de controlo de inicialização (ICW) e palavras de controlo de operação (OCW). Antes da inicialização do 8259 tem de ser definido o contexto em que o 8259 vai opera e com que processador vai fazer de interface. Existem no total 4 palavras de inicialização que podem ser enviadas para o PIC, para definir o modo de funcionamento. Uma vez inicializado três palavras de controlo são disponíveis para gerir o processo das interrupções Sequência de inicialização Se uma palavra de comando é escrita no endereço base+0 e o bit 4 está a 1, o 8259 automaticamente reconhece a palavra como ICW1, entra em modo de inicialização, quando a inicialização começa, o 8259 efectua as seguintes operações: 1. As linhas de entrada IR0 a IR7 são desabilitada, qualquer entrada nestas linhas é ignorada 2. Efectuado reset ao IMR (colocado a zeros) 3. Atribuição de prioridades IR0- prioridade mais alta, IR7-prioridade mais baixa 4. Endereço do modo slave é colocado a 7 5. Registo de mascara é colocado a zeros 6. A leitura do estado de OCW3 é direccionada para o IRR. 7. Se o bit 0 no ICW1 está a zero então ICW4 não faz parte da sequência de inicialização ICW1 palavra de inicialização 1, (endereço base+0) 7 A7 A[7:5] é o endereço do vector de interrupção 6 A6 para o modo MCS80/85 5 A5 4 1 Define a palavra ICW1 3 LTIM 1= disparo por permanência de nível lógico 0= disparo por transição de nível lógico 2 ADI Call Address Interval (só MCS 80/85) 1= intervalo de 4 0= intervalo de 8 1 SNGL É uma aplicação só com 1 PIC 1= sim, não é necessário ICW3 0= não, é necessário ICW3 0 IC4 É preciso ICW4? 1= sim, 0= não 6-4 Microprocessadores III

5 Capítulo 6 Interrupções A 0 =0 ICW1 A 0 =1 ICW2 existe pic slave? NÃO (SNGL=1) A 0 =1 ICW3 ICW4? NÃO (IC4=0) A 0 =1 ICW4 Fim Fluxograma 1- Sequência de inicialização do PIC. ICW2 palavra de inicialização 2, (endereço base+1) 7 T7 Endereços do vector de interrupção 6 T6 T[7:3] no modo 8086/ T5 4 T4 3 T3 2 A10 1 A9 A[15:8] no modo MCS80/85 0 A8 Microprocessadores III 6-5

6 Interrupções ICW3 MASTER PIC palavra de inicialização 3, (endereço base+1) 7 S7 6 s6 1= IRx entrada é ocupada pelo PIC slave 5 S5 4 S4 0= IRx entrada disponível 3 S3 2 S2 1 S1 0 S0 ICW3 SLAVE PIC palavra de inicialização 3, (endereço base+1) = IRx entrada é ocupada pelo PIC slave = IRx entrada disponível ID2 ID[2:0] define qual a entrada IR do slave no 1 ID1 PIC master 0 ID0 ICW4 palavra de inicialização 4, (endereço base+0) SFNM Special Fully Nested Mode Enable 1= habilitado 0= não-habilitado 3 BUF Bufferred Mode (colocar sempre a zero) 2 M/S 1= Master 0= Slave 1 AEOI 1= EOI automático habilitado 0= EOI automático inibido 0 UPM /* 6-6 Microprocessadores III

7 Capítulo 6 Interrupções * xt_init.c - PC/XT Platform Interrupt Controller Initialization example */ #include <stdio.h> #include <dos.h> void main() { disable(); outportb(0x20, 0x13); /* ICW1 - Edge Triggered Mode, Single PIC, */ /* ICW4 required to define upm */ outportb(0x21, 0x08); /* ICW2 - Set PIC offset to 08h, the PIC's */ /* Vector Table base address */ outportb(0x21, 0x01); /* ICW4 - Set PIC operation to 8086/8088 Mode */ outportb(0x21, 0xB8); /* OCW1 - Mask all but IR([0:2], 6) (Timer, */ /* Keyboard, EGA Video, and Floppy) */ } enable(); Listagem 1- Rotinas de inicialização do 8259 pela BIOS para PC/XT /* * isa_init.c - ISA Platform Interrupt Controller Initialization example */ #include <stdio.h> #include <dos.h> void main() { disable(); /* Initialize Master 8259 PIC */ outportb(0x20, 0x11); /* ICW1 - Edge Triggered Mode, Cascaded PIC, */ /* ICW4 required to define upm */ outportb(0x21, 0x08); /* ICW2 - Set PIC offset to 08h, the PC's */ /* Master PIC IVT base address */ outportb(0x21, 0x04); /* ICW3 - Slave PIC attached to IR2 Input */ outportb(0x21, 0x01); /* ICW4 - Set PIC operation to 8086/8088 Mode */ outportb(0x21, 0xB8); /* OCW1 - Mask all but IR([0:2], 6) (Timer, */ /* Keyboard, Slave PIC and Floppy) */ /* Intialize Slave 8259 PIC */ outportb(0xa0, 0x11); /* ICW1 - Edge Triggered Mode, Cascaded PIC, */ /* ICW4 required to define upm */ outportb(0xa1, 0x70); /* ICW2 - Set PIC offset to 70h, the PC's */ /* Slave PIC IVT base address */ outportb(0xa1, 0x02); /* ICW3 - Slave PIC ID = 2, the IRx level it */ /* occupies on the Master PIC */ outportb(0xa1, 0x01); /* ICW4 - Set PIC operation to 8086/8088 Mode */ outportb(0xa1, 0x9E); /* OCW1 - Mask all but IR8, IR13 & IR14 (RTC, */ /* FERR# and Hard Drive) */ } enable(); Listagem 2- Rotinas de inicialização do 8259 pela BIOS para PC/AT-ISA 1.4 Palavras de controlo Microprocessadores III 6-7

8 Interrupções 0CW1 palavra de controlo 1, (endereço base+1) Também conhecido como IMR Interrupt Mask register. OCW1 permite seleccionar qual das entradas IR no 8259 podem ser habilitadas. 7 M7 6 M6 1= IRx entrada mascarada 5 M5 4 M4 0= IRx entrada não-mascarada 3 M3 2 M2 1 M1 0 M0 0CW2 palavra de controlo 2, (endereço base+0) É a palavra a ser enviada para o PIC para indicar o fim da rotina de serviço à interrupção, para o 8259 nos PC s o valor é 20H. 7 R 6 SL 5 EOI 4 0 Bit 4 e 3 identificam OCW Bit 4 e 3 identificam OCW 2 2 M2 1 M1 0 M0 0CW3 palavra de controlo 3, (endereço base+0) ESMM Special Mask Mode 5 SMM Special Mask Mode 4 0 Bit 4 e 3 identificam OCW Bit 4 e 3 identificam OCW 3 2 P Polling cycle 1 RR RR=0 sem efeito, RR=1, 0 RIS RIS=0 Lê IRR no próximo /RD pulso RIS=1 Lê ISR no próximo /RD pulso 2. AS INTERRUPÇÕES NO x Microprocessadores III

9 Capítulo 6 Interrupções Os processadores da família do x86 permitem 256 interrupções, muitas destas são apenas de utilização por software, que não vão ser referidas neste capítulo. A tabela de vectores de interrupção, contem o endereço da correspondente rotina de serviço à interrupção, em que cada interrupção ocupa nesta tabela 4 bytes, pois a representação dos endereços é de forma segmentada (CS:IP). Com cada vector de interrupção a ocupar 4 bytes, com 256 tipos de interrupção, significa que o tamanho da tabela é de 1024 bytes, o que corresponde às primeiras 1,024 posições de memória. Os PC s disponibilizam 15 linhas de interrupção por hardware, referenciadas como IRQ0 a IRQ15, sendo implementado por dois controladores de interrupção. Um atende as IRQ s de 0 a 7 e o outro as IRQ s de 8 a 15. O segundo PIC é ligado em cascata ao primeiro utilizando a IRQ 2. INT (HEX) IRQ USO COMUM excepção 02 NMI Não-mascarável IRQ excepção 08 IRQ 0 Relógio do sistema 09 IRQ 1 Teclado 0 A IRQ 2 Redireccionada 0B IRQ 3 porta série COM2/COM4 0C IRQ 4 porta série COM1/COM3 0D IRQ 5 0E IRQ 6 Controlador de disquetes 0F IRQ 7 Porta paralela 10-6F interrupções de software 70 IRQ 8 Relógio em tempo real 71 IRQ 9 Redireccionada IRQ 2 72 IRQ IRQ IRQ 12 PS/2 rato 75 IRQ 13 Co-processador matemático 76 IRQ 14 Disco rígido 77 IRQ FF interrupções software Tabela 1 Tabela dos vectores de interrupção no x86 Microprocessadores III 6-9

10 Interrupções CONTROLADOR PIC1 PIC2 ENDEREÇO I/O 0X20 0XA0 Tabela 2 Localização na memória I/O dos controladores PIC. A listagem seguinte é um exemplo de como implementar uma rotina de serviço À interrupção: void interrupt isr() /* Interrupt Service Routine (ISR) */ { disable(); } /* aqui fica o código da ISR */ oldhandler(); outportb(0x20,0x20); /* envia EOI para PIC1 */ enable(); Listagem 3- Exemplo de rotina de serviço à interrupção. Onde isr é um ponteiro do tipo far, que aponta para o endereço onde está localizada a rotina de serviço à interrupção. Este endereço é colado na posição apropriada da tabela de vectores de interrupção. A função void interrupt isr(), é definida como uma interrupt, disable() coloca a zeros a flag de interrupções, de modo a impossibilitar que aconteça outra interrupção, (com excepção da NMI - interrupção não mascarada) O corpo da rotina inclui o código que queremos que seja executado. De modo a restabelecer as condições inicias quando saímos do programa devemos efectuar o restauro do ponteiro original, o que é feito utilizando oldhandler(), que aponta para a antiga ISR. Depois de executada a interrupção devemos indicar ao PIC que já foi executada a ISR o que é feito utilizando outportb(0x20,0x20) para o PIC1 e outportb(0xa0,0x20) para o pic2. No caso de se usar por vezes é necessário enviar a indicação de fim de interrupção para o PIC1 e para o PIC2. Agora que já escrevemos a rotina de serviço à interrupção podemos começar por ver como implementa-la, o código seguinte mostra uma utilização simples para a IRQ 3. #include <dos.h> #define INTNO 0x0B /* nº da interrupção */ void main(void) { oldhandler = getvect(intno); /* guarda vector original*/ 6-10 Microprocessadores III

11 Capítulo 6 Interrupções setvect(intno, yourisr); /* atribui novo vector*/ outportb(0x21,(inportb(0x21) & 0xF7)); /* habilita IRQ 3 */ /* Descativa as componente do PC associadas ao IRQ 3*/ /* programa fica situado aqui */ /* Descativa as componente do PC associadas ao IRQ 3*/ outportb(0x21,(inportb(0x21) 0x08)); /* inibe IRQ3 */ setvect(intno, oldhandler); /* restaura ponteiro antes de sair */ } Listagem 4- Componentes das interrupções no programa principal Microprocessadores III 6-11

12 Interrupções Referências Interrupt-Driven PC system Design, Joseph Mcgivern The Personal Computer from the Inside Out, Murray Sargent III, Richard L. Choemaker Microprocessadores III