Microeletrônica Prof. Fernando Massa Fernandes https://www.fermassa.com/microeletrônica.php Sala 5017 E fermassa@lee.uerj.br http://www.lee.eng.uerj.br/~germano/microeletronica_2016-2.html (Prof. Germano Maioli Penello)
Atraso RC por um poço-n Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos. 2
Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? 3
Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Para um número l de segmentos: Soma de l termos com incremento 1 (Gauss fez isso quando era criança! ) Se l >> 1 4
Processos de poços gêmeos (Twin well) No processo de poços gêmeos da figura, o poço p está conectado eletricamente no substrato. Caso seja necessário ter o substrato e o poço p em potenciais diferentes, usa-se o processo de poços-triplos. 5
Regras de design - história MOSIS empresa que recebe os designs de diversos grupos e forma as máscaras de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era ~1 m. Com isto, o mesmo leiaute pode ser escalonado para ser usado em diferentes tecnologias usando o parâmetro. Um grande benefício da tecnologia CMOS! As regras de design dos fabricantes normalmente é mais rígida que a SCMOS. A regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As modificações nas regras foram necessárias para atender as novas tecnologias. Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP, respectivamente). Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras novas. Se um leiaute passa na regra DEEP, ele também passa nas outras! 6 6
Regras de design para os poços O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP. Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de escala 180 nm na regra CMOSedu No SPICE, usar.options scale=90nm para regra DEEP e.options scale=180nm na regra CMOSedu 7
SEM microscopia de varredura de elétron Detalhe do olho de uma abelha http://virtual.itg.uiuc.edu/training/em_tutorial/ http://education.denniskunkel.com/java-sem-begin.php 8
SEM microscopia de varredura de elétron Chip de memória CMOS 9
SEM microscopia de varredura de elétron Detalhes do chip do período passado 10
Revisão Processamento MOSFET Até o momento discutimos detalhes da fabricação do poço-n. Relembrando o processamento de um MOSFET (note que este processo não é o mesmo utilizado pela MOSIS) http://jas.eng.buffalo.edu/education/fab/nmos/nmos.html 11
Camadas de metal As camadas de metal em um CI conecta os dispositivos (resistores, capacitores, MOSFETs,...) entre si. Analisaremos aqui apenas um processo CMOS genérico com apenas duas camadas metálicas que chamaremos de metal1 e metal2. Os metais comumente utilizados em CMOS são alumínio e cobre. Analisaremos neste estudo das camadas de metal a área de solda (bonding pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e eletromigração. 12
Almofada de contato- Bonding pad Interface entre o substrato já processado e o mundo externo 13
Almofada de contato- Bonding pad Detalhes do chip do período passado 14
Almofada de contato- Bonding pad Os pads variam de acordo com a regra de design do fabricante. O tamanho do bonding pad especificado pelo MOSIS é um quadrado de 100 m x 100 m. O tamanho final do pad é a única parte do leiaute que não é escalonado a medida que as dimensões do processo diminuem. Note a existência de isolante sob e sobre o metal (isolantes entre camadas) 15
Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Qual componente é formado quando temos dois equipotenciais separados por um isolante? + - 16
Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Aparecimento de capacitâncias parasíticas entre o metal e o substrato. Capacitâncias parasíticas típicas em um processo CMOS 17
Capacitância metal-substrato Estimando a capacitância parasítica de um pad de 100x100 m2 entre uma camada de metal2 e o substrato: Capac. = área x Valor obtido na tabela + perímetro x Valor obtido na tabela do slide anterior do slide anterior 18
Passivação O metal2 está coberto com um isolante! Não é possível fazer contato elétrico com ele com uma microsoldadora. Esta camada de óxido é chamada de passivação. Ela protege o chip de contaminações. 19
Camada overglass Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass. Regra MOSIS 6 m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima? 20
Camada overglass Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass. Regra MOSIS 6 m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima? = 50 nm 21
Importante Estamos exemplificando um processo de apenas 2 metais! Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior para fazer a solda) é chamado de metal5. 22
Leiaute das camadas de metal Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as camadas de metal1 e a via1 23
Metal1 e via1 Metal1 Camada de metal logo abaixo do meltal2 Via1 - região onde o isolante deve ser removido para haver conexão entre o metal1 e o metal2. Num processo de mais metais: Vian conexão entre metaln e metaln+1 24
Metal e via Observe as vias do metal 25
Exemplo Poço-n, metal1, via1, metal2 (OBS: sem overglass) 26
Parasíticos associados ao metal Quais são os efeitos parasíticos que podemos associar à camada de metal? 27
Parasíticos associados ao metal Quais são os efeitos parasíticos que podemos associar à camada de metal? Idealmente, o metal é considerado sem resistência. Isto não é verdade no mundo real. Alguns efeitos que podem ser considerados são: Resistência de folha - Resistência de contato - Capacitância 28
Parasíticos associados ao metal Quais são os efeitos parasíticos que podemos associar à camada de metal? Idealmente, o metal é considerado sem resistência. Isto não é verdade no mundo real. Alguns efeitos que podem ser considerados são: Resistência de folha - Resistência de contato - Capacitância Qual o tempo de atraso de uma conexão metálica de 1 mm de comprimento e 200nm de largura? 29
Parasíticos associados ao metal Confiram as contas feitas na aula passada. 30
Parasíticos associados ao metal 28 ps é um atraso significativo? 31
Atraso de propagação intrínseco Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)? 32
Atraso de propagação intrínseco Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)? Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento. 33
Atraso de propagação intrínseco Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)? Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento. Utilizando o SiO2 como dielétrico com constante dielétrica ~4. 6.7 ps/mm < 28 ps/mm. Mas notem que os valores são próximos 34
Capacitância parasítica entre metal2 e metal1 Calcule a capacitância parasítica entre quadrados de 10x10 com =50nm: Veja a tabela do slide 17 35
Capacitância parasítica entre metal2 e metal1 Capacitância parasítica entre quadrados de 10x10 com =50nm Veja a tabela do slide 17 36
Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1? Qual o circuito que reproduz o problema? Conservação de carga Q = CV Voilá! 37
Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 (10x10) (4x10) 38
Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? 39
Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? Substrato 40
Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? Substrato 41
Capacitância parasítica entre metal2 e metal1 No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V? Capacitância entre o substrato e o metal1 Qual o circuito que reproduz o problema? Conservação de carga Q = CV 42
Capacitância parasítica entre metal2 e metal1 Substrato Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM. ROM (Read-Only Memory) EPROM (Electrically Programmable ROM) EEPROM (Electrically Erasable/Programmable ROM) http://en.wikipedia.org/wiki/eprom 43
Capacitância parasítica entre metal2 e metal1 Substrato Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM. Stacked-gate transistor (EPROM ou EEPROM) SM Sze, Physics of semiconductor devices (Wiley) http://en.wikipedia.org/wiki/eprom 43
Regras de design para o metal Usando a regra CMOSedu! E se utilizássemos a regra DEEP? Reveja aula 7. 44
Regra de design Dois quadrados Retângulo Ao desenhar máscaras, esses dois desenhos são equivalentes. Dica: desenhar uma célula de via e salvá-la facilita na hora de fazer o design. Note bem que o programa que estamos usando (Electric VLSI System Design) é baseado em componentes (método de conectividade)! Essas dicas são para programas em que cada uma das camadas (máscaras) têm que ser desenhadas separadamente (método de geometria). 45
Resistência de contato Usaremos neste curso uma resistência de contato de 10 /contato Qual a diferença entre os dois? 46
Resistência de contato Usaremos neste curso uma resistência de contato de 10 /contato R = 10 R = 2.5 47
Resistência de contato Usaremos neste curso uma resistência de contato de 10 /contato R = 10 R = 2.5 Regra padrão: corrente máxima no contato de 100 A O maior número de vias diminui efeitos de eletromigração (Correntes menores passarão nas vias em paralelo). 48
Limite de corrente Um fator que limita a quantidade de corrente que pode passar pelo metal é devido à eletromigração. Sentido da corrente - + Eletromigração Aumento da resistência devido à corrente. (similar à erosão fluvial.) 49
Limite de corrente 50
Limite de corrente 51
Limite de corrente Tipicamente no Alumínio, JAL ~ ma/ m Em geral os metais mais externos são usados para a alimentação do circuito. Metal2 é normalmente duas vezes mais espesso que o metal1, por isso tem uma resistência de folha menor. Metal3 é mais espesso que o metal2 Metal4 é mais espesso que o metal3 52
Fotos Metais em diferentes alturas Camada superior em foco num microscópio óptico camada inferior em foco 53
Trabalho 2 Leiaute e simulação de um divisor de tensão resistivo http://cmosedu.com/videos/electric/tutorial1/electric_tutorial_1.htm Simular tensão de 0V a 5V, no esquemático {sch} e no leiaute {lay}. (Enviar arquivo compactado (.zip,.rar, etc)) Trab2_Nome_2017(1).zip 1 2 Arquivo Electric (.jelib) Print Screen dos 2 gráficos da simulação