Versão original: Prof. Duarte Lopes de Oliveira Versão digital : TCel. Fábio Durante Prof. de Laboratório: Prof. Giovanni Fernandes Amaral Sala 183 IEEA gfamaral@ita.br Divisão de Engenharia Eletrônica Laboratório de ELE-20 Experiência 6: Análise e síntese de circuitos seqüenciais síncronos 1. Objetivos a. Familiarização com a implementação de circuitos digitais em proto-board; b. Familiarização com circuitos seqüenciais síncronos; e c. Familiarização com a síntese de Contadores e Registradores. 2. Instruções gerais Para cada um dos tópicos abaixo, observe o que se pede em negrito. Quando a solicitação é da forma: Projete, espera-se que os alunos projetem os circuitos seguindo algum tipo de especificação dada. Assim, os cálculos combinacionais, procedimentos de minimização ou outros mecanismos utilizados para o projeto e o diagrama esquemático final do circuito devem ser mostrados (constar do relatório). Monte, espera-se que o circuito dado ou projetado seja montado em proto-board de maneira organizada, com as entradas e saídas identificadas. Os componentes serão fornecidos pelo almoxarife, devendo os mesmos serem retornados após a avaliação dos circuitos pelo instrutor. Simule, espera-se que seja utilizado um software de captura esquemática para a obtenção dos resultados. Assim, o diagrama esquemático (no caso de captura esquemática) deve ser apresentado, bem como o diagrama de temporização contendo as entradas e as saídas. Analise, espera-se que sejam obtidas as expressões lógicas, tabelas verdade, a partir de um diagrama esquemático, diagrama de temporização ou outra informação sobre o circuito lógico. Dessa forma, os procedimentos de análise devem ser mostrados no relatório. Um breve comentário sobre os resultados, observações e dificuldades é esperado para todas as tarefas.
3. Informações úteis 3.1 Arquiteturas Mealy e Moore. 3.2 Simples exemplo de output. 3.3 Síntese de máquinas síncronas Passos: 1. Fazer o diagrama de estados (Mealy ou Moore); 2. Realizar a minimização de estados; 3. Realizar a codificação de estados; 4. Escolher o elemento de memória (Flip-Flop); 5. Obter as equações de excitação e de saída; e 6. Obter o diagrama lógico. Arquitetura de máquinas seqüenciais:
3.4 Material necessário para as montagens: 4 LED; 4 Resistores 330 Ω (ou próximo); CIs 7404, 7408, 7400 e 7476 (verificar quantidade após o projeto feito); fios para proto-board; fonte de +5V; alicate de corte; e proto-board. 4. Montagens: 4.1 Projete, utilizando a técnica de Síntese de Huffman um circuito seqüencial síncrono (modelo Mealy e modelo Moore) com as seguintes especificações: Se a saída Z estiver em nível baixo (0), a mesma só passa para nível alto (1) após detectar 3 níveis altos consecutivos (111) da entrada X. Se a saída Z estiver em nível alto (1), a mesma só passa para nível baixo após detectar nível baixo na entrada X. a. Diagramas de estado: b. Formas de onda:
c. Tabela primitiva de estados: d. Tabela de transição dos Flip-Flops: e. Tabela de estados codificados (Utilizando Flip-Flop JK): f. Equações de excitação e de saída:
g. Diagramas lógicos: Monte os circuitos obtidos e verifique o funcionamento dos mesmos de acordo com as especificações e as respectivas equações de saída. 5. Simulação: 5.1 Projete e Simule em captura esquemática um contador síncrono reversível de módulo 16 e entrada paralela síncrona. Utilize Flip-Flop RS e Portas lógicas. Mostre todos os passos indicados no item 3.3. Obtenha o diagrama de temporização de uma contagem.
5.2 Projete e Simule em captura esquemática um registrador de deslocamento de 4 bits de deslocamento bidirecional e entrada paralela. Utilize Flip-Flop JK, MUX e Portas lógicas. Mostre todos os passos indicados no item 3.3. Obtenha o diagrama de temporização de um deslocamento qualquer. 5.3 Projete e Simule em captura esquemática a máquina seqüencial síncrona minimizada (MEALY) para examinar duas linhas de dados (X e Y) que mudam sincronamente à subida do relógio. Quando o circuito encontra a seqüência 101 na linha X e 111 na linha Y, o nível da saída (Z) deve ser alto. Utilize Flip-Flop JK e Portas lógicas. Mostre todos os passos indicados no item 3.3. Obtenha o diagrama de temporização que mostra o funcionamento adequado do circuito. 6. Comentários Finais O relatório para esse laboratório segue o mesmo padrão dos anteriores e deve ser entregue na próxima aula de laboratório de cada grupo.