MEMÓRIAS E CIRCUITOS DE LÓGICA PROGRAMÁVEL Setembro de 4
MEMÓRIAS - SUMÁRIO: MEMÓRIAS INTEGRADAS RAM ROM PROM EPROM LÓGICA PROGRAMÁVEL PLAs PALs FPGAs Setembro de 4
MEMÓRIAS - MEMÓRIAS Na sequência do estudo de FFs, como elementos básicos de memória de bit, e de registos como elementos capazes de armazenar palavra de N bits, surge, naturalmente, a necessidade de elementos que permitam o armazenamento conjuntos de K palavras de N bits. Esses elementos designam-se por memórias. Na presente abordagem, referem-se em especial os aspectos funcionais e as estruturas lógicas destes circuitos, deixando-se os detalhes da electrónica para cadeiras subsequentes. Setembro de 4
MEMÓRIAS - 4 RAM - MODELO SIMPLIFICADO RAM Random Access Memory Endereço A A A 7489 RAM 6x4 A 5 Operação de Escrita: () Colocar endereço nas linhas de endereço; () Colocar dados nas linhas de entrada de dados (Ds); () Activar CS_L e WE_L (L - Escrita). A CS_L WE_L D G EN [READ] C [WRITE], D Q A,D,A Operação de Leitura: () Colocar endereço nas linhas de endereço; () Activar CS_L e Desactivar WE_L (H Leitura) ; () Ler dados pretendidos nas linhas de saída (Os). Entrada de Dados D D Q Q Saída de Dados D Q Setembro de 4
MEMÓRIAS - 5 RAM - MODELO LÓGICO DA ESTRUTURA BASE Linha_ C D Linha_ DMU A A } G _ Linha_ C D ChipSelect EN C D Linha_ C D WriteEnable_H Selecciona Coluna Entrada_Dados Saída_Dados Setembro de 4
MEMÓRIAS - 6 RAM - ESTRUTURA TIPO EEMPLO: RAM 6x, organizada segundo uma matriz de 4x4 bits. A A DMU } G _ 4 5 6 7 8 9 ChipSelect EN 4 5 Descodificador de Linha Entrada_Dados WriteEnable_H Saída_Dados DMU A } G _ A ChipSelect EN Descodificador de Coluna Setembro de 4
MEMÓRIAS - 7 RAM - ESTRUTURA TIPO EEMPLO: Uma RAM 8x é organizada segundo a mesma matriz de 4x4 bits, que é agora, de facto, uma matriz de 4x palavras de bits cada. A A DMU } G _ 4 5 6 7 8 9 ChipSelect EN 4 5 Descodificador de Linha Entrada_Dados Entrada_Dados WriteEnable_H DMU A G _ Saída_Dados Saída_Dados ChipSelect EN Descodificador de Colunas Setembro de 4
MEMÓRIAS - 8 RAM - ASSOCIAÇÃO Aumento da Dimensão das Palavras (de 4 para 8 bits): A A A A CS_L WE_L 7489 RAM 6x4 A 5 G EN [READ] C [WRITE] 7489 RAM 6x4 A 5 G EN [READ] C [WRITE] D, D Q A,D,A D4, D Q4 A,D,A D Q D5 Q5 D Q D6 Q6 D Q D7 Q7 Setembro de 4
MEMÓRIAS - 9 RAM - ASSOCIAÇÃO Aumento do Número de Palavras (de 6 para palavras): 7489 RAM 6x4 7489 RAM 6x4 A A A A 5 A 5 A A4 G A4 G WE_L EN [READ] EN [READ] C [WRITE] C [WRITE] D, D Q A,D,A D, D Q A,D,A D Q D Q D Q D Q D Q D Q Nota: Por simplicitade omitiram-se as ligações das entradas D e das saídas Q das duas memórias ao BUS de Dados Setembro de 4
MEMÓRIAS - ROM - DEFINIÇÕES ROM Read Only Memory Memória apenas de leitura, sendo o conteúdo definido durante a fabricação. ROMs PROGRAMÁVEIS - Memória apenas de leitura, sendo o conteúdo definido pelo utilizador. PROM - ROM Programável (uma única vez). EPROM - ROM Programável com capacidade de reprogramação. Neste caso, a memória pode ser apagada através da aplicação prolongada a radiação ultravioleta intensa. Nota: existem outras classes de memórias não abordadas neste estudo. Setembro de 4
MEMÓRIAS - ROM - SIMBOLOGIA ROM x8 A A A A A4 4 A RE_L EN, D A Q Q Q Q Q4 Q5 Q6 Q7 Setembro de 4
MEMÓRIAS - ROM ESTRUTURA TIPO EEMPLO: ROM 4x que armazena os 4 primeiros números primos: A A Q Q Q A A m Plano OR "" m m m 5 Plano AND 7 Q Q Q A programação da ROM é concretizada pela efectivação das ligações entre as saídas das ANDs e as entradas das ORs. Nota: As linhas sem ligação são, por defeito, ligadas a (elemento neutro da OR). Setembro de 4
LÓGICA PROGRAMÁVEL MEMÓRIAS - Nesta secção referem-se algumas estruturas, derivadas da estrutura básica de uma ROM, cujo objectivo está centrado na sua programação para implementação de funções combinatórias e não na sua utilização como memória. PLDs - Programmable Logic Devices PROM Entradas "Array" de ANDs Fixo (Descodificador) Ligações Programáveis "Array" de ORs Programável Saídas PLA-"Programmable Logic Array" Entradas "Array" de ANDs Programável Ligações Programáveis "Array" de ORs Programável Saídas PAL-"Programmable Array Logic" Entradas "Array" de ANDs Programável Ligações Programáveis "Array" de ORs Fixo Saídas Setembro de 4
MEMÓRIAS - 4 FPGAs FIELD PROGRAMMABLE GATE-ARRAYS As FPGAs são circuitos programáveis que permitem realizar circuitos de complexidade equivalente até algumas centenas de milhar de portas lógicas. O tipo de programação usado nas FPGAs mais populares baseia-se na utilização de memórias RAM distribuídas para realizar as funções lógicas e controlar as interligações do circuito. Bloco lógico Zona de interligações Célula de entrada/saída Setembro de 4
MEMÓRIAS - 5 BLOCO LÓGICO BÁSICO DE UMA FPGA O bloco lógico básico de uma FPGA é constituído tipicamente por uma LUT Look-Up Table e um FF D. A LUT é simplesmente uma pequena RAM (são habitualmente utilizadas LUTs de 4 entradas = RAM de 6 bits) que, para efeitos de utilização do circuito, funciona apenas em modo de leitura (a escrita corresponde à programação da função lógica). A programação da lógica consiste no armazenamento na LUT da tabela de verdade da função lógica a realizar. O controlo (programável) do MU permite incluir/excluir o FF no/do circuito. RAM 6 A } 5 R D C S Q MU G CLK S/R Controlo S/R Bloco Básico Modelo simplificado Setembro de 4
MEMÓRIAS - 6 MÁQUINAS DE ESTADO E MEMÓRIAS A estrutura de uma máquina de estados permite que se utilizem memórias (para implementar o circuito combinatório) conferindo a possibilidade tanto de tornar os sistemas de controlo programáveis, portanto mais versáteis, como, ainda, o desenvolvimento de sistemas funcionalmente mais complexos sem o aumento correspondente da complexidade do hardware. Qual o preço a pagar por esta solução em relação à implementação clássica? Máquina Sequencial (Sincrona) Modelo Geral Entradas Actuais (x) C.C. (Circuito Combinatório) Saídas Actuais (z) Estado Actual (EA) Estado Seguinte (ES) Memória (Flip-Flops) CP Setembro de 4
MEMÓRIAS - 7 MÁQUINAS DE ESTADO E MEMÓRIAS (cont.) EEMPLO: Máquina de Distribuição de Pastilhas (conforme analisada no capítulo dos Circuitos Sequenciais Síncronos) Reset S/ S5/ S/, S5/ Entradas: m5,m Saída: abre Estado Actual Q Q SC S5C SC S5C Entradas m5 m Estado Seguinte Q Q SC SC S5C S5C S5C SC SC S5C S5C SC SC SC Saída ABRE Setembro de 4
MEMÓRIAS - 8 Setembro de 4 MÁQUINAS DE ESTADO E MEMÓRIAS (cont.) EEMPLO: Máquina de Distribuição de Pastilhas (cont.) Tendo por base a Tabela de Transição de Estados e a memória RAM apresentada anteriormente utiliza-se esta memória para implementar a função do circuito combinatório, i.e., determinar o Estado Seguinte e a Saída. O Endereço de Memória (A A A A) será especificado, respectivamente, pelas variáveis de estado Q Q e pelas entradas M5 M. A Palavra de Memória deverá conter a informação do Estado Seguinte Q Q em (n+) e a Saída Z nos bits menos significativos. Nota: A cinzento indicam-se as entradas (endereços) não utilizadas e as saídas não consideradas (bit mais significativo). Q Q Q Q A A A A Tabela de Memória Endereço Conteúdo
MEMÓRIAS - 9 MÁQUINAS DE ESTADO E MEMÓRIAS (cont.) EEMPLO: Máquina de Distribuição de Pastilhas (Implementação) ENTRADAS M M5 RAM 6x4 A 5 RESET_L CP R C '' '' G EN [READ] C [WRITE] SAÍDA D Q (n) Q (n), D Z A,D,A Q (n+) ESTADO PRESENTE Q (n+) ESTADO SEGUINTE Setembro de 4
MEMÓRIAS - BIBLIOGRAFIA [] M. Morris Mano, Charles R. Kime, Logic and Computer Design Fundamentals, Prentice- Hall International, Inc. (Capítulo 6, Secções 6.-6.9) Setembro de 4