UNIVERSIDADE FEDERAL DE ITAJUBÁ

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1 UNIVERSIDADE FEDERAL DE ITAJUBÁ Instituto de Engenharia de Sistemas e Tecnologia da Informação LABORATÓRIO DE ELETRÔNICA DIGITAL I ELT029 Atividade de Laboratório 1 Aluno: Mat.: Aluno: Mat.: Aluno: Mat.: 1 Objetivos e Introdução Turma: Aprender a usar a ferramenta Quartus II; Fazer um diagrama esquemático de um circuito digital; Compilar e simular o diagrama esquemático; Comparar os resultados da simulação com as medidas em protoboard. Dispositivos Lógicos Programáveis, ou PLDs, são dispositivos configuráveis pelo usuário a fim de implementar um grande número de funções lógicas, tanto combinacionais como sequenciais. Um PLD é um chip que contém um grande número de portas lógicas, Flip- Flops, e registradores que estão interconectados, uns com os outros, por meio de fusíveis (ou chaves) especiais que podem ser programados e com isso, implementar uma função lógica. Dentre as classes de PLDs atuais os chamados FPGAs (Field Programmable Gate Arrays) são os de maior emprego. A razão de se utilizar uma FPGA no lugar de blocos de lógica digital padrão (TTL ou CMOS que são designados pelas siglas 74XX e 4XXX respectivamente) em eletrônica digital é porque permitem mudar a maneira de pensar, projetar e desenvolver produtos contendo sistemas digitais de alta complexidade e considerar a criação de hardware personalizado, ao invés de só usar dispositivos tradicionais TTL ou CMOS. O uso de dispositivos lógicos programáveis experimentou uma expansão considerável nos últimos anos, devido, em parte, a um aumento da sua densidade e complexidade. Este gênero de componentes é atualmente utilizado nos mais diversos produtos eletrônicos, desde simples aplicações de eletrônica de consumo, telefones celulares ou consoles de jogos, até sistemas mais avançados de telecomunicações e sistemas de satélite para fins militares e civis. O advento das FPGAs parcialmente reconfiguráveis, baseadas em tecnologia de memória estática SRAM (Static Random Access Memory), abriu, por sua vez, um novo mundo de possibilidades, ao permitir o desenvolvimento de circuitos cuja funcionalidade pode ser alterada total ou parcialmente, adaptando-se a novos requisitos de forma dinâmica e praticamente instantânea. Conceitualmente, uma FPGA pode ser vista como uma matriz de blocos lógicos configuráveis (CLB Configurable Logic Block), independentes, rodeada na sua periferia por blocos de E/S (entrada e saída), interligáveis por meio de um conjunto de recursos de encaminhamento, cuja configuração é controlada por um conjunto de células de memória. As principais vantagens de se utilizar dispositivos lógicos programáveis são: Alto desempenho e facilidade de projeto; Redução dos custos; Flexibilidade e Prototipagem; Maior confiabilidade e segurança; Redução do tamanho das placas de circuito impresso pela redução do número de circuitos padronizados; Maiores detalhes sobre as FPGAs podem ser encontrada na literatura. 1

2 Bibliografia: ELT004 - Dispositivos Lógicos Programáveis Prof. Robson Luiz Moreno e Metodologias de teste para FPGAs (Field Programmable Gate Arrays) integradas em sistemas reconfiguráveis Manuel Gradim de Oliveira Gericota, Abril de Para criar um novo projeto e compilar 1. Execute o Quartus. De preferência, utilize a versão mais atual instalada. Para versões abaixo da 12.0 há algumas diferenças que não são mostradas aqui. 2. Tela inicial do Quartus Figura 1 Chamando o Quartus Figura 2 Tela inicial do Quartus 3. AA primeira coisa a fazer é criar um desenho esquemático. Use o menu File -> New 4. Utilize a opção Block Diagram/Schematic File na janela New. O resultado será uma janela como apresentado na Figura 3. Figura 3 Criando um novo desenho esquemático 2

3 5. Pressione OK (ou dois clicks). Uma janela semelhante à apresentada na Figura 4 será mostrada. Figura 4 Janela de edição de esquemático com destaque para o acesso a biblioteca de símbolos 6. Clique no ícone Symbol Tool (Figura 4) para acessar a biblioteca de símbolos. O resultado será igual ao da Figura 5. Expandir a linha que indica o local das bibliotecas disponíveis Figura 5 Símbolos que podem ser usados para a edição do diagrama esquemático 7. Para esta primeira parte do laboratório, será utilizada apenas uma porta E de duas entradas. Acessando a biblioteca, como indicado na Figura 5, escolher uma porta and2 e dois pinos de entrada e um de saída. Os pinos podem ser acessados na lista de bibliotecas (Figura 6). 3

4 Figura 6 Acesso aos pinos de entrada e saída 8. A conexão pode ser realiza com um simples click no pino de cada porta. A Figura 7 ilustra esta operação. Ao aproximar o ponteiro do mouse próximo ao ponto de interesse o cursor muda seu aspecto. Figura 7 Conexão entre elementos 9. Para alterar o nome de um sinal, clique duas vezes no nome do pino. Será apresentada uma janela que possibilita a alteração do nome do pino (Figura 8). Figura 8 Alterando um nome de um pino 10. Salve o esquemático desenhado como portae, confirme se a opção Create New Project based on this File está selecionada. Esta opção cria um projeto associado ao esquemático. O projeto é necessário para permitir a simulação e síntese do circuito em um CPLD ou FPGA (Figura 9). Figura 9 Salvando um esquemático 4

5 11. Como neste momento, não existe o interesse de escolher um dispositivo CPLD ou FPGA, podemos optar na Figura 10, pelo botão Finish. Esta opção aparece após pressionar o botão Finish. Como desejamos continuar a utilizar o software Quartus II, aceite a opção selecionada e clique no botão OK. Figura 10 Finalizando o auxiliar para criar um projeto 12. Compile o projeto (Figura 11). Figura 11 Compilando um projeto 13. Não existindo erros, a etapa de compilação está finalizada (Figura 12). Agora é necessário simular o circuito para confirmar a sua operação correta. Figura 12 Tela apresentada após a compilação do diagrama esquemático 5

6 Durante a compilação, todas as mensagens são exibidas na guia Processing da janela Messages. Algumas das mensagens podem ter sua origem localizada no projeto ou em algum arquivo fonte. Algumas mensagens são agrupadas. Para expandir um grupo de mensagens, clique no ícone +. Para tentar localizar a origem de uma mensagem (é uma prática muito útil na correção de erros de código) basta dar um clique duplo sobre a mensagem à qual se deseja localizar sua origem. Por exemplo, clicando-se duas vezes sobre a primeira mensagem de erro (as mensagens de erro são as mensagens em vermelho, enquanto as mensagens warning são exibidas em azul e as mensagens meramente informativas são exibidas em verde). 3 Simulando o Projeto Tendo sido corretamente compilado o projeto, a próxima etapa do desenvolvimento é a simulação lógica do projeto, que serve para validar a lógica a ser implementada. Para esta finalidade, os seguintes passos devem ser seguidos: 1. Criar um novo arquivo, do tipo Vector Waveform File (.vwf) (veja Figura 13); 2. Na janela aberta (Figura 14), clicar com o botão direito do mouse na área indicada e escolher Insert e Insert Node or Bus...; 3. Clicar no botão Node Finder. (veja Figura 15); 4. Selecionar Pins: all e clicar no botão List (veja Figura 16); 5. Selecionar tudo e clicar no botão indicado pela seta do mouse (veja Figura 17); 6. Clicar em Ok; 7. Clicar em Ok novamente. Figura 13 Novo arquivo.vwf (tela para criar um novo arquivo e tela após clicar em OK) 6

7 Figura 14 Insert Nodes Figura 15 Node Finder Figura 16 Inserção de Sinais Selecione um nó e pressione o botão >, ou para adicionar todos os sinais ao simulador utilize o botão >>. Figura 17 Seleção dos nós 7

8 8. Para esta simulação escolheu-se definir o tempo final de simulação como sendo 160 ns. Para definir este tempo, utilize o menu Edit -> Set End Time Coloque 160 ns para o End Time e clique em Ok. Figura 18 End Time 10. Para fazer com que todo o intervalo de tempo de simulação apareça na tela, é preciso definir o zoom. Para isto, vá ao menu View -> Fit in Window Selecione o sinal a e clique no botão indicado na Figura Escolha o período para o sinal a como 40 ns e clique Ok. 13. Faça o mesmo para o sinal b, só que para este atribuindo um período de 80 ns. Figura 19 Editando o sinal a Figura 20 Ajuste do período do sinal de clock 14. Selecione o sinal a, pressione e segure a tecla Ctrl e em seguida selecione o sinal b também. 15. Clique no botão INV da barra de ferramentas, conforme indicado na Figura 21. 8

9 Figura 21 Invertendo os sinais a e b 16. Selecione (clicando, agarrando e arrastando o mouse) o sinal a entre os instantes 150 ns e 155 ns. Para selecionar esse intervalo com precisão, primeiro, amplie o intervalo próximo com a ferramenta Zoom e depois vá em Edit -> Grid Size e mude o Period para 5 ns. 17. Atribua o valor 1 ao sinal neste intervalo de tempo. Para isto, use o botão Forcing High da barra de ferramentas (indicado na Figura 22) ou o botão INV, utilizado anteriormente. 18. Tendo definido completamente o vetor de testes, deve-se salvar o arquivo de entrada do simulador (o arquivo.vwf). Para isto, clique em File -> Save, ou então use as teclas de atalho Ctrl + S. 19. Nomeie o arquivo como e.vwf ou utilize o mesmo nome do projeto (portae.vwf). Clique em Ok para confirmar. Figura 22 Alterando o sinal a entre os instantes 150 e 155 ns 20. Agora a simulação pode ser executada. Para tal finalidade, use o menu Simulation -> Run Function Simulation ou o ícone correspondente na barra de ferramentas ou o botão Start que aparece na Figura A saída do simulador deve ser semelhante à mostrada na Figura Para visualizar todo o intervalo de tempo simulado, faça o ajuste de zoom indicado no passo 10. 9

10 Figura 23 Executando a simulação Figura 24 Saída do simulador Na Figura 24, observa-se que a lógica implementada está funcionando conforme esperado. Caso deseje aumentar o zoom para melhor visualização das ondas, basta clicar no botão da barra de ferramentas Waveform Editor. Para aumentar o zoom, clique com o botão esquerdo do mouse em algum ponto da forma de onda. Clicando com o botão direito do mouse, reduz-se o zoom. 4 Validação da simulação Utilizando o Quartus II monte o circuito da figura 25 e faça a simulação com as seguintes características: Pino A: Período de clock de 100 ns; Pino B: Período de clock de 200 ns; Pino sel: Período de clock de 400 ns; 10

11 Figura 25 Circuito a ser montado e testado Preencha a tabela a seguir com os dados da simulação: Tabela 1 Resultado da simulação do circuito da figura 25 sel B A S Experimento Para a montagem do experimento, serão necessários os seguintes componentes: 1 Módulo; 1 Circuito integrado 7408 (porta AND); 1 Circuito integrado 7404 (porta NOT); 1 Circuito integrado 7432 (porta OR); Fios para as interligações. Com o módulo desligado, e utilizando as portas lógicas comerciais 7408 (AND), 7404 (NOT) e 7432 (OR) monte o circuito da figura 25. Após a montagem do circuito (e ainda com o módulo desligado), verifique se todas as ligações estão corretas e se a chave de seleção TTL/CMOS está em TTL. As pinagens e as tensões de alimentação das portas lógicas encontram-se nos datasheets fornecidos. OBS: A chave de seleção TTL ou CMOS encontrase acima do barramento H de Eletrônica Digital. Para a verificação dos resultados fornecidos pelo circuito utilize as chaves de dados (de A até J) e os leds de monitoração, ou, a ponta de prova digital. Após conferir as ligações e as tensões que serão utilizadas, ligue o módulo e preencha a tabela 2 comparando com os resultados da tabela 1. Tabela 2 Resultado da montagem do circuito da figura 25 sel B A S

12 Anexo - Download do software Quartus II e ModelSim 1- Entre no site: 2- Click no link Download Center; 3- Procure pelo software Quartus II Web Edition Free; 4- Siga os passos descritos na tela; 5- Para que o download possa ser feito será necessário fazer um cadastro caso não possua (é grátis); 6- Após o cadastro aparecerá à página de download e é só seguir as instruções da página. 12