Barramentos ISA/EISA/VLB
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- Júlio Capistrano Freire
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1 Barramentos ISA/EISA/VLB Walter Fetter Lages Universidade Federal do Rio Grande do Sul Escola de Engenharia Departamento de Engenharia Elétrica Copyright (c) Walter Fetter Lages p.1
2 XT-bus 8 bits de dados 20 bits de endereços 4.77MHz Copyright (c) Walter Fetter Lages p.2
3 Conector XT-bus Copyright (c) Walter Fetter Lages p.3
4 Sinais do Barramento SD7-SD0: (I/O) Barramento de dados SA19-SA0: (O) Barramento de endereços CLK: (O) Clock ALE: (O) Habilitação do Latch de endereços SMEMR, SMEMW: (O) Leitura e Escrita em memória IOR, IOW: (O) Leitura e Escrita em I/O 0WS: (I,OC) Força ciclo sem wait-states I/O CH RDY: (I,OC) Dispositivo pronto para tranferência Copyright (c) Walter Fetter Lages p.4
5 Interrupções IRQ2-IRQ7: (I,OC) Requisição de interrupção I/O CH CHK: (I,OC) Indicação de erro Tipicamente erro de paridade Gera NMI Copyright (c) Walter Fetter Lages p.5
6 DMA DRQ1-DRQ3: (I) Requisição de DMA DAQ0 ou REF : (O) Refresh DAQ2-DAQ3: (O) Reconhecimento de DMA AEN: (O) Habilitação de endereços de DMA Durante DMA IOR ou IOW estão ativos mas o endereço é de memória T/C: (I/O) Fim da transferência de DMA Copyright (c) Walter Fetter Lages p.6
7 Outros GND, +5V, -5V, +12V -12V RESET DRV: (O) Driver de reset OSC: (O) Oscilador MHz Copyright (c) Walter Fetter Lages p.7
8 Diagrama de Blocos Copyright (c) Walter Fetter Lages p.8
9 Diagrama de Blocos Copyright (c) Walter Fetter Lages p.9
10 Industry Standard Architecture 8/16 bits de dados 24 bits de endereços 8MHz Suporte a bus-master Copyright (c) Walter Fetter Lages p.10
11 Slot ISA Copyright (c) Walter Fetter Lages p.11
12 Sinais ISA Sinais herdados do XT Alguns tem a semântica alterada SA19-SA0: Passam a ser I/O IOR, IOW: Passam a ser I/O SMEMR, SMEMW: Ativos apenas em endereços abaixo de 1MB REF : Não é mais gerado pelo DACK0 e passa a ser I/O DACK0: Passa a estar disponível no slot IRQ2: Não está mais disponível no slot. IRQ9 é conectada no local e redirecionada por software Sinais novos Copyright (c) Walter Fetter Lages p.12
13 Barramento ISA SD15-SD8: (I/O) Barramento de dados LA23-LA17: (I/O) Barramento de endereços unlatched MEMR, MEMW: (I/O) Leitura e Escrita em memória SBHE: (I/O) Habilita a parte alta dos dados MEMCS16: (I,OC) Indica que o dispositivo aceita acesso de memória em 16 bits IOCS16: (I,OC) Indica que o dispositivo aceita acesso de I/O em 16 bits MASTER: (I,OC) Indica que o dispositivo vai assumir o controle do barramento Copyright (c) Walter Fetter Lages p.13
14 Interrupções e DMA IRQ10-IRQ12, IRQ14,IRQ15: (I,OC) Requisição de interrupção DRQ0, DRQ5-DRQ7: (I) Requisição de DMA DACK0, DACK5-DACK7: (O) Reconhecimento de DMA Copyright (c) Walter Fetter Lages p.14
15 Comentários IRQ0, IRQ1, IRQ2, IRQ8, IRQ13, DRQ4, DACK4 não estão no slot São utilizados na placa mãe No barramento ISA IRQ9 está no luguar de IRQ2 no XT e REF está no lugar de e DACK0 no XT DRQ0 e DACK0 estão disponíveis para uso das placas de expansão A grande maioria das placas de expansão decodifica I/O utilizando apenas A9 a A0 Faixa de I/O útil: 200H-3FF Copyright (c) Walter Fetter Lages p.15
16 Diagrama de Blocos Copyright (c) Walter Fetter Lages p.16
17 Ciclo de Barramento de 8 bits Copyright (c) Walter Fetter Lages p.17
18 Ciclo de Barramento de 16 bits Copyright (c) Walter Fetter Lages p.18
19 Ciclo de Barramento 0 WS Copyright (c) Walter Fetter Lages p.19
20 Enhanced ISA (EISA) 32 bits de dados 32 bits de endereços 8MHz Bus-master Arbitragem Configuração automática Interrupções nível ou borda compartilháveis DMA compartilhável Copyright (c) Walter Fetter Lages p.20
21 Placa EISA Copyright (c) Walter Fetter Lages p.21
22 Slot EISA Copyright (c) Walter Fetter Lages p.22
23 Pinagem EISA Copyright (c) Walter Fetter Lages p.23
24 Barramento EISA D16-D31: Barramento de dados LA2-LA16, LA24-LA31: Barramento de endereços unlatched BE0-BE3: Habilitação de byte M/IO: Seleção de memória ou I/O W/R: Seleção de escrita ou leitura EXRDY: Indica que o escravo está pronto para a transferência EX16: Escravo aceita transferências de 16 bits EX32: Escravo aceita transferências de 32 bits Copyright (c) Walter Fetter Lages p.24
25 Barramento EISA MREQ0-MREQ14: Requisção de controle do barramento MAK0-MAK14: Reconhecimento de controle do barramento SLBRST: Indicação de que o escravo suporta burst MSBRST: Indicação de que o mestre suporta burst START: Início do ciclo de barramento CMD: Início da fase de comando do cliclo de barramento LOCK: Evita que outros mestres acessem o barramento Copyright (c) Walter Fetter Lages p.25
26 Arbitragem Copyright (c) Walter Fetter Lages p.26
27 Prioridade Fixa Copyright (c) Walter Fetter Lages p.27
28 Prioridade Rotativa Copyright (c) Walter Fetter Lages p.28
29 Ciclo de Arbitragem Copyright (c) Walter Fetter Lages p.29
30 Ciclo Padrão Copyright (c) Walter Fetter Lages p.30
31 Ciclo de Burst Copyright (c) Walter Fetter Lages p.31
32 Mapeamento de I/O Faixa de I/O Reserva Uso FF Dispositivos na placa mãe EISA/ISA Placa mãe FF Placas de expansão ISA Placas ISA FF I/O na placa mãe EISA Placa mãe FF alias da faixa ISA FF I/O na placa mãe EISA Placa mãe BFF alias da faixa ISA 0C00-0CFF I/O na placa mãe EISA Placa mãe 0D00-0FFF alias da faixa ISA Copyright (c) Walter Fetter Lages p.32
33 Mapeamento de I/O Faixa de I/O Reserva Uso FF I/O do slot 1 slot 1 EISA FF alias da faixa ISA FF I/O do slot 1 slot 1 EISA FF alias da faixa ISA FF I/O do slot 1 slot 1 EISA BFF alias da faixa ISA 1C00-1CFF I/O do slot 1 slot 1 EISA 1D00-1FFF alias da faixa ISA Copyright (c) Walter Fetter Lages p.33
34 Mapeamento de I/O Faixa de I/O Reserva Uso FF I/O do slot 2 slot 2 EISA FF alias da faixa ISA FF I/O do slot 2 slot 2 EISA FF alias da faixa ISA FF I/O do slot 2 slot 2 EISA BFF alias da faixa ISA 2C00-2CFF I/O do slot 2 slot 2 EISA 2D00-2FFF alias da faixa ISA... Copyright (c) Walter Fetter Lages p.34
35 VESA Local Bus 32 bits de dados 32 bits de endereços 25-40MHz Bus-master Limitado a 2 ou 3 slots Copyright (c) Walter Fetter Lages p.35
36 Pinagem VLB Back Side Component Side Back Side Component Side pin assignment pin assignment pin assignment pin assignment B1 Dat00 A1 Dat01 B30 Adr17 A30 Adr16 B2 Dat02 A2 Dat03 B31 Adr15 A31 Adr14 B3 Dat04 A3 GND B32 Vcc A32 Adr12 B4 Dat06 A4 Dat05 B33 Adr13 A33 Adr10 B5 Dat08 A5 Dat07 B34 Adr11 A34 Adr08 B6 GND A6 Dat09 B35 Adr09 A35 GND B7 Dat10 A7 Dat11 B36 Adr07 A36 Adr06 B8 Dat12 A8 Dat13 B37 Adr05 A37 Adr04 B9 Vcc A9 Dat15 B38 GND A38 WBACK# B10 Dat14 A10 GND B39 Adr03 A39 BEO# B11 Dat16 A11 Dat17 B40 Adr02 A40 Vcc B12 Dat18 A12 Vcc B41 n/c A41 BE1# B13 Dat20 A13 Dat19 B42 RESET# A42 BE2# Copyright (c) Walter Fetter Lages p.36
37 Pinagem VLB Back Side Component Side Back Side Component Side pin assignment pin assignment pin assignment pin assignment B14 GND A14 Dat21 B43 DC# A43 GND B15 Dat22 A15 Dat23 B44 M/ID# A44 BE3# B16 Dat24 A16 Dat25 B45 W/R# A45 ADS# B17 Dat26 A17 GND B18 Dat28 A18 Dat27 B19 Dat30 A19 Dat29 B48 RDYRTN# A48 LRDY# B20 Vcc A20 Dat31 B49 GND A49 LDEV<x># B21 Adr31 A21 Adr30 B50 IRQ9 A50 LREQ<x># B22 GND A22 Adr28 B51 BRDY# A51 GND B23 Adr29 A23 Adr26 B52 BLAST# A52 LGNT<x># B24 Adr27 A24 GND B53 ID0 A53 Vcc B25 Adr25 A25 Adr24 B54 ID1 A54 ID2 B26 Adr23 A26 Adr22 B55 GND A55 ID3 Copyright (c) Walter Fetter Lages p.37
38 Pinagem VLB Back Side Component Side Back Side Component Side pin assignment pin assignment pin assignment pin assignment B27 Adr21 A27 Vcc B56 LCLK A56 ID4 B28 Adr19 A28 Adr20 B57 Vcc A57 LKEN# B29 GND A29 Adr18 B58 LBS16# A58 LEAD5# Copyright (c) Walter Fetter Lages p.38
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