Controlador de DMA. Gustavo G. Parma

Transcrição

1 Controlador de DMA Gustavo G. Parma

2 Controlador de DMA Transferência de um dado de um dispositivo I/O para a memória Iniciada pela CPU Transferência efetuada e terminada pelo controlador de DMA CPU pode efetuar outras tarefas que não dependam do barramento O controlador de DMA não precisa armazenar os dados => maior eficiência

3 Controlador de DMA IBM PC Baseado no 8237, Intel Cada 8237 possui quatro canais de DMA separados Dois controladores de DMA Arquitetura Mestre/Escravo Sete canais de DMA Um canal utilizado para a cascata

4 Controlador de DMA Quatro etapas distintas para iniciar e completar uma transferência de DMA 1. Programar o canal de DMA para a transferência 2. Comandar o dispositivo de I/O para iniciar uma transferência 3. Passar o controle do barramento para o controlador de DMA 4. Notificar a CPU que a transferência está completa

5 Tipos de Transferência de DMA Transferência de leitura Transferência de escrita O DMAC (controlador de DMA) irá ler um dado da memória, escrevendo-o no dispositivo de I/O associado com o canal de DMA O DMAC irá ler um dado do dispositivo de I/O associado ao canal de DMA, escrevendo-o na memória Transferência de verificação O DMAC irá executar ciclos de DMA, incluindo a geração de endereços, mas as linhas de leitura/escrita não serão ativadas. (Utilizado para implementar um refresh de memória.)

6 Modos de Transferência Modo de Transferência Simples Modo de transferência de bloco Modo de transferência por demanda Modo Cascata

7 Modo de Transferência Simples Um dos modos mais utilizados Permite ao DMAC partilhar (no tempo) o barramento com a CPU O DMAC devolve o controle de barramento à CPU a cada transferência de um byte (ou palavra)

8 Modo de Transferência Simples 1. A solicitação de DRQn é recebida do dispositivo de I/O 2. O DMAC ativa o sinal HOLD para solicitar o uso do barramento 3. O processador ativa HLDA, entregando o controle do barramento ao DMAC 4. O DMAC envia o sinal DAKn para o dispositivo de I/O, juntamente com o sinal IORC# ou IOWC# 1. O dispositivo remove o sinal de DRQn

9 Modo de Transferência Simples 5. O DMAC executa um ciclo de DMA para mover um byte (ou palavra) entre o dispositivo de I/O e a memória, fornecendo o endereço de memória e as linhas de comando adequadas 6. O contador de transferência de byte/palavra é decrementado e o endereço de memória é incrementado 7. Após a transferência do byte/palavra, a linha DAKn é desativada

10 Modo de Transferência Simples 8. O sinal HOLD é desativado para devolver o controle do barramento ao processador 1. O sinal de HOLD será ativado novamente para requisitar o uso do barramento quando o dispositivo de I/O tiver outro byte/palavra para transferir. 2. Após o recebimento do sinal de HLDA da CPU, o próximo cilo irá ocorrer. 3. O processo continua até que a transferência esteja completa

11 Modo de Transferência Simples 9. Quando a transferência tiver sido concluída, o sinal TC é gerado para sinalizar fim de transferência e o dispositivo de I/O interrompe a CPU

12 Modo de Transferência por Bloco Utilizado quando o DMAC precisa transferir um bloco de dados O projetista e o programador devem lembrar que o DMAC mantém o controle do barramento por muito tempo Semelhante à transferência simples, porém o DMAC não devolve o controle do barramento à CPU até que toda a transferência tenha sido efetuada.

13 Modo de Transferência por Demanda O DMAC executa ciclos de DMA enquanto o dispositivo de I/O mantiver a linha DRQn ativa Caso o dispositivo de I/O não consiga fornecer dados na taxa do DMAC, a transferência será temporariamente suspensa. O dispositivo de I/O retira o sinal de DRQn

14 Modo de Transferência por Demanda 1. O sinal DRQn é recebido do dispositivo de I/O 2. O DMAC ativa a solicitação de HOLD requisitando o uso do barramento 3. A CPU ativa o sinal HLDA, passando o controle do barramento para o DMAC 4. O DMAC ativa o sinal DAKn e o sinal IORC# ou IOWC# 1. O dispositivo de I/O mantém o sinal de DRQn ativo

15 Modo de Transferência por Demanda 5. Tal como antes, o DMAC executa um ciclo de DMA para mover um byte/palavra entre o dispositivo e a memória 6. Após a transferência, o contador de byte/palavra é decrementado e o endereço de memória é incrementado

16 Modo de Transferência por Demanda 7. O DMAC continua a efetuar ciclos de transferência até que o dispositivo de I/O desative o sinal de DRQn 1. Caso o dispositvo de I/O não consiga entregar dados, ele desativa o sinal de DRQn 2. O DMAC retira o sinal de HOLD e o sinal de DAKn 1. O dispositivo de I/O pode reiniciar a transferência por demanda ativando novamente o sinal de DRQn 8. A transferência continua até que o contador de transferência esvazie.

17 Transferência por Cascata Indica que o DMAC está conectada a outro DMAC ou a um mestre de barramento e não a um dispositivo de I/O Utilizado para cascatear o controlador Mestre e Escravo O controlador Escravo utiliza o Mestre para obter o controle do barramento. Durante a etapa de boot, o canal zero do controlador mestre é programado no modo cascata

18 Configuração dos DMAC

19 Lógica de Prioridade do DMAC Prioridade Fixa Os canais possuem uma prioridade fixa, com a ordem baseada no valor decrescente de seus números. O canal 0 possui a prioridade mais alta e o canal 3 a mais baixa (em cada controlador) Situação default Os canais do controlador escravo possuem a prioridade mais alta Prioridade Rotativa O último canal a ser atendido terá a prioridade mais baixa, com a prioridade dos demais canais sendo rotacionada adequadamente. Impede que um canal monopolize o sistema

20 Ciclo de Barramento de DMA implementa uma máquina de estados com 7 estados O DMAC utiliza seu próprio clock para executar os ciclos de barramento Metade da freqüência de BCLK 4,165MHz em um barramento de 8,33MHz

21 Transferência de Byte/Palavra Transferência de byte Canais 0 a 3 Controlador escravo Endereço inicial par ou ímpar Vias SA[23:0] alimentadas pelo sistema

22 Transferência de Byte/Palavra Transferência de palavra Canais 5 a 7 Controlador Mestre Linha SA0 conectada a terra Endereço inicial necessariamente PAR Cuidado na programação!!! Para acessar o endereço 1000h, deve-se programar o DMAC com a palavra 0800h Linhas SA[23:1] alimentadas pelo sistema

23 Capacidade de Endereçamento dos DMAC Cada canal de DMA pode endereçar qualquer posição de memória dentro da faixa de 16MB (24 bits de endereçamento) Cada DMAC pode armazenar um endereço de 16 bits Necessidade de utilização de um registrador para os 8 bits superiores Registrador de página Cada canal de DMA possui um registrador de página O registrador de página não é incrementado durante a operação de DMA!!!

24 Capacidade de Endereçamento dos DMAC Cada DMAC possui apenas oito pinos de endereçamento, mas deve endereçar usando 16 bits Oito bits menos significativos nas saídas de A[7:0] do DMAC Oito bits mais significativos nas saídas D[7:0] do DMAC

25 Lógica de Endereçamento do DMAC Mestre

26 Lógica de Endereçamento do DMAC Escravo

27 Capacidade de Endereçamento dos DMAC O endereço inicial na memória onde o dado deve ser lido/escrito deve ser programado no registrador de endereço de cada canal de DMA (16 bits) Utilizando duas escritas sucessivas no registrador de endereço O registrador de página do canal também deve ser programado (8 bits restantes) antes da transferência por DMA

28 Tabela de Endereçamento dos DMACs Tabela de endereçamento do registrador de endereço de memória e registrador de página Canal Endereço do registrador de endereço inicial de memória Endereço do registrador de página DMAC escravo DMAC Mestre h 02h 04h 06h C0h C4h C8h CC h 87h 83h 81h 82h 8Fh 8bh 89h 8Ah

29 Programação do DMAC Cada canal de DMA possui, associado a ele, quatro registradores 1.Registrador de endereço inicial 2.Registrador de endereço atual 3.Registrador de contagem inicial 4.Registrador de contagem restante 5.Registrador de página

30 Programação do DMAC Todos os canais compartilham alguns registradores de controle 1.Registrador de modo 2.Registrador de máscara de canal 3.Registrador de máscara 4.Registrador de Requisição

31 Programação do DMAC Alguns registradores são utilizados na operação/programação do DMAC 1.Registrador de comando 2.Registrador de Status 3.Registrador de reset mestre 4.Registrador de reset do flip-flop do ponteiro de byte 5.Registrador Intermediário 6.Registrador de Clear de máscara

32 Etapas de Programação do DMAC 1.Habilitar o DMAC 1.Registrador de Comando 2.Feito durante a etapa de boot 1.Transferência não comprimida 2.Prioridade fixa 3.DMAC habilitado 4.Sem transferência memória/memória 2.Mascarar o canal antes de programá-lo 1.Usando o registrador de máscara de canal 1.Mascara um canal por vez 2. OU usando o registrador de máscara 1.Mascara um grupo de canais

33 Etapas de Programação do DMAC 3.Programar o modo de transferência 1.Registrador de modo 4.Programar o registrador de página do canal 1.Registrador de página 5.Programar o registrador de endereço de memória 1.Registrador de endereço inicial

34 Etapas de Programação do DMAC 6.Programar o registrador de Contagem 1.Registrador de contagem inicial 7.Retirar a máscara do canal

35 Registrador de Comando b0: ativa(1)/desativa(0) a operação memória para memória default = 0 b1: ativa(0)/desativa(1) o incremento no endereço do canal 0 inválido de b0 = 0 b2: ativa(0)/desabilita(1) o controlador default = 0 b3: temporização normal(0)/comprimida(1) inválido se b0 = 1 default = 0 b4: prioridade rotativa(1)/fixa(0) default = 0 b5: seleção de extended (1)/late (0) default = 0 b6: DREQ sensível a nível baixo(1)/alto(0) default = 0 b7: DACK ativo em nível alto(1)/baixo(0) default = 0

36 Registrador de Máscara de Canal Permite controlar a máscara de canais individuais b1e b0: seleciona o canal b2: mascara(1)/retira a máscara(0) do canal b7 a b3: don't care

37 Registrador de Máscara Controla a máscara de todos os canais b0: retira(0)/coloca(1) a máscara do canal 0 b1: retira(0)/coloca(1) a máscara do canal 1 b2: retira(0)/coloca(1) a máscara do canal 2 b3: retira(0)/coloca(1) a máscara do canal 3 b4 a b7: don't care

38 Registrador de Modo Define os diversos modos de operação de cada canal. b1 e b0: seleciona o canal b3 e b2: define o tipo do ciclo b3 b2 Descrição 0 0 Transferência de verificação 0 1 Transferência de escrita 1 0 Transferência de leitura 1 1 ilegal x x se b6 e b7 = 11

39 Registrador de Modo - cont. b4: Habilita(1)/desabilita(0) a autoinicialização b5: decremento(1)/incremento(0) de endereço b7 e b6: Controlam o modo de transferência b b Descrição Transferência por demanda Transferência simples Transferência de bloco Modo de cascata

40 Registrador de Página Armazena os oito bits mais significativos do endereço da variável (considerando 24 bits de endereço). Para o controlador Mestre, o bit mais significativo deste registrador é desconsiderado. Atualmente o IBM-PC trabalha com o 82374, um único CI que implementa as diversas funções disponíveis no barramento ISA. Este CI é capaz de endereçar variáveis com 32 bits.

41 Registrador de Endereço Inicial Armazena os 16 bits mais baixos do endereço. O controlador mestre considera sempre A0 = 0 O endereço deve ser enviado de 8 em 8 bits, pois a porta de entrada é de apenas 8 bits. Considerando o Flip-Flop interno resetado: enviar primeiro a parte baixa enviar depois a parte alta

42 Registrador de Contagem Inicial Registrador de 16 bits porta de entrada de apenas 8 bits Enviar 8 bits mais baixos e depois os 8 bits mais significativos (considerando o flip-flop interno inicialmente resetado). Armazena a quantidade de bytes a serem transferidos antes da operação ser terminada ou reinicializada.

43 Registrador de Status Informa o status do controlador. b0: Canal 0 atingiu TC b1: Canal 1 atingiu TC b2: Canal 2 atingiu TC b3: Canal 3 atingiu TC b4: Existe solicitação no canal 0 b5: Existe solicitação no canal 1 b6: Existe solicitação no canal 2 b7: Existe solicitação no canal 3

44 Registrador de Reset Mestre Uma operação de escrita (qualquer dado) neste registrador resulta em uma função de clear no controlador. O controlador requer inicialização após o comando de Reset mestre.

45 Registrador do flip-flop do ponteiro de byte Uma operação de escrita (qualquer dado) neste registrador resulta em um clear no flip-flop interno. Após o clear, o primeiro byte enviado para o registrador de endereço inicial ou de contagem inicial representará o byte mais baixo da palavra de 16 bits a ser enviada. O próximo byte enviado automaticamente representará os 8 bits mais significativos Após o clear, o primeiro byte lido do registrador de endereço atual ou de contagem restante representará o byte mais baixo da palavra de 16 bits a ser lida. O próximo byte lido automaticamente representará os 8 bits mais significativos

46 Registrador Intermediário Após uma transferência de memória para memória, o valor do último byte transferido pode ser obtido lendo este registrador Não utilizado no PC (não trabalha com transferência de memória para memória)

47 Registrador de Requisição Utilizado para gerar uma requisição de DMA via software. b1 e b0: Seleção do canal b2: Seta(1)/reseta(0) o bit de requisição b7 a b3: don't care

48 Registrador de Clear de máscara Uma operação de escrita neste registrador reseta todos os bits de máscara de todos os canais do controlador, habilitando todos os canais.

49 Endereços DMAC Escravo Cana Endereço l 00h 00h 0 01h 01h 02h 02h 1 03h 03h R/W Descrição read read read read Endereço inicial do Canal 0 Endereço atual do Canal 0 Contagem inicial do Canal 0 Contagem restante do Canal 0 Endereço inicial do Canal 1 Endereço atual do Canal 1 Contagem inicial do Canal 1 Contagem restante do Canal 1

50 Endereços DMAC Escravo Cana Endereço l 04h 04h 2 05h 05h 3 06h 06h 07h 07h R/W Descrição read read read read Endereço inicial do Canal 2 Endereço atual do Canal 2 Contagem inicial do Canal 2 Contagem restante do Canal 1 Endereço inicial do Canal 3 Endereço atual do Canal 3 Contagem inicial do Canal 3 Contagem restante do Canal 3

51 Endereços DMAC Escravo Cana Endereço l 08h 08h 09h 0Ah 0Bh todos 0Ch 0Dh 0Dh 0Eh 0Fh R/W Descrição read read read/ Registrador de Comando Registrador de Status Registrador de Requisição Registrador de máscara de canal Registrador de modo reset do flip-flop do ponteiro de byte Registrador de Reset Mestre Registrador Intermediário Registrador de clear de máscara Registrador de Máscara

52 Endereços- DMAC Mestre Cana Endereço l C0h C0h 4 C2h C2h C4h C4h 5 C6h C6h R/W Descrição read read read read Endereço inicial do Canal 0 Endereço atual do Canal 4 Contagem inicial do Canal 4 Contagem restante do Canal 4 Endereço inicial do Canal 5 Endereço atual do Canal 5 Contagem inicial do Canal 5 Contagem restante do Canal 5

53 Endereços- DMAC Mestre Cana Endereço l C8h C8h 6 CAh CAh 7 CCh CCh CEh CEh R/W Descrição read read read read Endereço inicial do Canal 6 Endereço atual do Canal 6 Contagem inicial do Canal 6 Contagem restante do Canal 6 Endereço inicial do Canal 7 Endereço atual do Canal 7 Contagem inicial do Canal 7 Contagem restante do Canal 7

54 Endereços- DMAC Mestre Cana Endereço l D0h D0h D2h D4h D6h todos D8h DAh DAh DCh DEh R/W Descrição read read read/ Registrador de Comando Registrador de Status Registrador de Requisição Registrador de máscara de canal Registrador de modo reset do flip-flop do ponteiro de byte Registrador de Reset Mestre Registrador Intermediário Registrador de clear de máscara Registrador de Máscara

55 Utilização dos Canais de DMA Utilização dos Canais de DMA no IBMPC Canal de DMA Utilização Livre Livre (default para placas de som) Controlador do floppy Livre (ou ECP para LPT1) Entrada de cascateamento Livre Livre Livre