COMPUTADORES. Arquiteturas de Computadores Paralelos. Prof.: Agostinho S. Riofrio

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Diego Castro Brás
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1 PROJETO LÓGICO DE COMPUTADORES Arquiteturas de Computadores Paralelos l Prof.: Agostinho S. Riofrio

2 Agenda 1. Introdução 2. Memória Virtual 3. Paginação 4. Segmentação 5. Instruçoes virtuais de E/S 6. Processamento Paralelo l

3 Introdução Aplicações na área de ciência, engenharia e Industrial demandam poder de processamento cada vez maior. Cientistas, industria farmaceutica, industria aeronautica, etc. procuram suporte em softwares para simulação dos experimentos de modo a reduzir custos e prazos de pesquisas e no desenvolvimento de aplicações.

4 Introdução Fortemente acoplada Quando CPUs ou elementos de CPU estão perto uma da outra Alta largura de banda Baixo atraso Fracamente acoplada. CPUs longe uma da outra Baixa largura de banda Alto atraso Remotas em termos computacionais

5 Introdução

6 Paralelismo no Chip Fazer mais coisas ao mesmo tempo Nível mais baixo do paralelismo li Paralelismo no nível de instrução Multithreading Mais de uma CPU no chip

7 Paralelismo no nível de instrução

8 Paralelismo no nível de instrução Emitir múltiplas instruções por ciclo de relógio Duas variedades de CPUs: Superescalares Quantidade de instruções depende da quantidade de blocos funcionais duplicados na CPU Usualmente de 2 a 6 instruções VLIW Depende também de um pipeline e duplicidade de blocos Intruções são agrupadas pelo compilador para serem lidas e executadas de uma única vez pela CPU

9 A CPU VLIW Trimedia Projetado pela Philips Holandesa Aplicações que fazem uso intensivo i de imagem, áudio e vídeo Reprodutores de CD, DVD, MP3, Gravadores de CD e DVD, televisores interativos, câmeras digitais, Camcorders, etc. 128 registradores de 32 bits Cada instrução contém até 5 operações simultâneas Inteiro de 8, 16 ou 32 bits Unidade de ponto flutuante IEE 754 Multimídia Pralela

10 A CPU VLIW Trimedia

11 A CPU VLIW Trimedia Basicamente uma CPU risc aumentada Cache de instruções e dados d separadas 11 unidades funcionais diferentes abrangendo: Operações aritméticas Operações lógicas Controle de fluxo

12 A CPU VLIW Trimedia

13 Cinco ultimas colunas da direita indicam onde as operações podem ser colocadas na palavra da instrução. # indica quantas operações podem estar na mesma palavra de instrução Lat indica quantos ciclos são necessários para executar a instrução.

14 A CPU VLIW Trimedia

15 A CPU VLIW Trimedia Operações multimídia com imagens geralmente opera com matrizes de inteiros de 8 bits sem sinal O Trimedia possui operações projetadas especialmente para esse fim

16 Multithreading no Chip Uma possível abordagem paoa o caso de uma ausência das caches de nível 1 e 2 é construir uma CPU que opere com multiplas threads de controle ao mesmo tempo, para manter o hardware totalmente ocupado. Parou esperando por memória

17 Multithreading no Chip Multithreading de granulação fina Multithreading de granulação grossa Multithreading simultâneo

18 Multithreading no Pentium 4 Compartilhamento de recursos entre threads na arquitetura do Pentium 4

19 Multiprocessadores com um Chip Para ganhos de processamento maiores estão sendo desenvolvidos os multiprocessadores Chip com pipeline dual Chip com dois núcleos

20 Multiprocessadores Heterogêneos

21 Multiprocessadores Heterogêneos

22 Co-processadores Adição de segundo processador especializado Co-processadores gráficos ou aritméticos DMA Processador de rede Processadores de mídia Criptoprocessadores p

23 Processadores de rede

24 Introdução a redes Comutação de pacotes armazena-e-envia

25 Processador de rede

26 Processadores de Mídia - Nexperia

27 Criptoprocessadores Segurança de redes Uso intensivo i de computação Criptografia de chave simétrica Embaralhamento dos bits Criptografia de chave pública Multiplicação ee xponenciação de grandes números

28 Multiprocessadores x Multicomputadores Multiprocessadores: Fácil de Programar Difícil de construir Multicomputadores Difícil de programar Fácil de construir

29 Multiprocessadores CPUs compartilham memória comum CPU i l d d CPUs se comunicam apenas lendo e escrevendo na memória usando LOAD/STORE

30 Multicomputadores CPUs possuem memória privada Pssam mensagens via uma rede de interconexão

31 Implementação de Segmentação

32 Implementação de Segmentação Podemos criar memória compartilhada em vários níveis Em multiprocessadores a memória é compartilhada no hardware e controlada pelo Sistema Operacional Em multicomputadores o sistema operacional simula uma memória compartilhada, o Sistema Operacional localiza a página e solicita a quem a possui. Linguagem g de programação implementa memória compartilhada

33 Taxonomia de Flynn Fluxo de instruções s = contador de programa Fluxo de Dados = conjunto de operandos

34 Taxonomia de Computadores Paralelos

35 Taxonomia de Computadores Paralelos UMA Acesso uniforme à memória NUMA Acesso não uniforme à memória COMA Acesso somente a memória cache MPP Processadores de paralelismo massivo COW Cluster de estações de trabalho

36 Semântica de Memória Memórias muitas vezes são ligadas a complexa rede de interconexão Diversas CPUs podem estar tentando ler uma palavra de memória enquanto outras CPUs estão tentando escrever a mesma memória. Consistência estrita Primeiro a chegar é o primeiro a ser atendido, sem cache nem duplicação de dados Consistência sequêncial Todas as CPUs vêem a mesma ordem de leitura/escita Consistência de processador A ordem com que cada CPU faz suas escritas é observada em todos os lugares.

37 Semântica de Memória

38 Semântica de Memória Consistência fraca Existem operações de sincronização. Quando uma sincronização é executada todas as escritas pendentes são executadas e nenhuma nova é iniciada. Consistência de liberação As escritas pendentes devem ser encerradas antes que qualquer processo entre em uma região crítica Operações Acquire e Release controladas por software.

39 Sincronização das escritas

40 Arquiteturas simétricas de multiprocessador UMA Uma ou mais CPUs usam um único barramento

41 Caches de escuta Cache de escuta Cache monitora o barramento executando ações em certos casos Protocolo MESI de coerência de cache Estados de uma entrada de cache: Inválido Compartilhado multiplos caches podem conter a linhaói atualizada Exclusivo nenhum outro cache contem a linha memória atualizada Modificado a entrada é valida mas a memória é invalida não existem cópias

42 Caches de escuta

43 Protocolo MESI de coerência de cache

44 Multiprocessadores UMA com comutadores crossbar

45 Multiprocessadores UMA com rede de comutação

46 Multiprocessadores UMA com rede de comutação

47 Multiprocessadores NUMA Multiprocessadores UMA de barramento único estão limitados a algumas dezenas de CPUs Único espaço de endereço Acesso a memória local é mais rápido que o acesso a memória remota.

48 Multiprocessadores NUMA com coerência de cache

49 Multiprocessadores NUMA com coerência de cache

50 Multiprocessador NUMA SUN Fire E25K

51 Multiprocessador NUMA SUN Fire E25K

52 Multiprocessadores COMA As páginas não tem máquinas de residência fixa. Subdividido em linhas de cache que migram pelo sistema sob demanda

53 Multicomputadores de troca de mensagens

54 Redes de interconexão Topologias

55 Redes de interconexão Diâmetro de Rede Distanciancia i i entre dois nós é o número de arcos que precisam ser percorridos para chegar de um nó ao outro. Distância entre os dois nós que estão mais afastados

56 MPP Processadores massivamente paralelos

57 BlueGene

58 Red Storm

59 Red Storm

60 Comparação

61 Computação de Cluster

62 Cluster Google

63 Escalonamento de um cluster

64 Espaço de Endereço Virtual

65 Computação em Grade

66 REFERÊNCIAS BIBLIOGRÁFICAS [1] TANEMBAUM, Andrew S. Organização Estruturada de Computadores. Quinta Edição. Editora Pearson Prentice Hall, São Paulo, [2] HENNESSY, John L.; Patterson, David A.; Organização e Projeto de Computadores 2ª Edição 2000; ED LTC. [3] TANEMBAUM, Andrew S. Sistemas Operacionais Modernos. Segunda Edição. Editora Pearson Prentice Hall, São Paulo, 2003.

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