EL68E Sistemas Embarcados Prof. Douglas RENAUX

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1 EL68E Sistemas Embarcados Prof. Douglas RENAUX

2 Arquitetura ARM Prof. Douglas RENAUX

3 ARM Histórico Ano Evento Desenvolvimento do primeiro RISC comercial na Acorn Computers Ltd (Cambridge UK) ARM = Acorn RISC Machine 1990 Fundação da ARM (Advanced RISC Machines Ltd.) 1995 ARM7TDMI Desenvolvimento do ARM8 em conjunto com a DEC (adquirida pela Intel que fez o StrongARM) 1997 ARM ARM ARM Cortex M3, R4, A Cortex A9 Multicore 2012 Arquitetura v8 32/64 bits (Cortex A50) 2014 Cortex M7 pipeline superescalar

4 Acorn BBC Micro 1981

5 Developer Type Release date Retail availability Introductory price Acorn Computers 8-bit home computer 1 December years 235 Model A, 335 Model B (in 1981) Discontinued Units sold Media 1994 over 1.5 million Cassette tape, floppy disc (optional), hard disc (rare), Laserdisc (BBC Domesday Project) Operating system Power CPU Acorn MOS 50 W 2 MHz MOS Technology 6502/6512 Storage capacity kb (DFS) kb (ADFS floppy discs) 20 MB (ADFS hard disc) Memory kb (Model A/B) kb (Model B+) 128 kb (Master) Display Plus kb ROM, expandable to 272 kb PAL/NTSC, UHF/composite/TTL RGB Graphics , 8 colours (various framebuffermodes) 78 75, 8 colours (Teletext) Sound Texas Instruments SN76489, 4 channels, mono TMS5220 speech synthesiser with phrase ROM (optional) Input Keyboard, twin analogue joysticks with fire buttons, lightpen Connectivity Printer parallel, RS-423 serial, user parallel,econet (optional), 1 MHz bus, Tube second processor interface

6 Acorn Archimedes

7 ARM Family ARM1 ARM Arch. ARM Core ARM1 First implementation ARMv2 ARM2 ARMv2 added the MUL (multiply) instruction 4 8 MHz 0.33 DMIPS/MHz ARM250 Integrated MEMC (MMU), Graphics and IO processor. ARMv2a added the SWP and SWPB (swap) instructions MHz ARM3 First integrated memory cache. 4 KB unified MHz 0.50 DMIPS/MHz ARM60 ARMv3 first to support 32-bit memory address space (previously 26-bit) MHz ARM600 As ARM60, cache and coprocessor bus (for FPA10 floating-point unit) MHz As ARM60, cache, no coprocessor bus MHz 0.65 DMIPS/MHz ARMv2a ARM6 Typical MHz ARMv1 ARM2 ARM3 Feature ARMv2a ARMv3 ARM610

8 ARM700 ARM7 ARM7TDMI ARM7EJ ARMv3 ARMv4T ARMv5TEJ 40 MHz ARM710 As ARM700, no coprocessor bus. 40 MHz ARM710a As ARM MHz 0.68 DMIPS/MHz ARM7TDMI(-S) 3-stage pipeline, Thumb MHz MHz ARM710T As ARM7TDMI, cache 8 KB unified, MMU MHz ARM720T As ARM7TDMI, cache 8 KB unified, MMU MHz ARM740T As ARM7TDMI, MPU ARM7EJ-S 5-stage pipeline, Thumb, Jazelle DBX, Enhanced DSP instructions

9 Pipeline Fonte: ARM

10 ARM Cortex

11 ARM Cortex

12 ARM Cortex

13 CortexM0[9] Microcontroller profile, most Thumb + some Thumb-2,[10] hardware multiply instruction (optional small), optional system timer, optional bit-banding memory Optional cache, no TCM, no MPU 0.84 DMIPS/MHz CortexM0+[11] Microcontroller profile, most Thumb + some Thumb-2,[10] hardware multiply instruction (optional small), optional system timer, optional bit-banding memory Optional cache, no TCM, optional MPU with 8 regions 0.93 DMIPS/MHz ARMv6-M CortexM1[12] CortexM Microcontroller profile, most Thumb + some Thumb-2,[10] hardware multiply instruction (optional small), OS option adds SVC / banked stack pointer, optional system timer, no bitbanding memory Optional cache, KB ITCM, KB DTCM, no MPU MHz,[13]( 0.8 DMIPS/M Hz FPGAdependent)[1 4] ARMv7-M ARMv7E-M ARM Family ARM Architecture CortexM3[15] Microcontroller profile, Thumb / Thumb-2, hardware multiply and divide instructions, optional bit-banding memory Optional cache, no TCM, optional MPU with 8 regions 1.25 DMIPS/MHz CortexM4[16] Microcontroller profile, Thumb / Thumb-2 / DSP / optional VFPv4-SP single-precision FPU, hardware multiply and divide instructions, optional bit-banding memory Optional cache, no TCM, optional MPU with 8 regions 1.25 DMIPS/MHz (1.27 w/fpu) ARM Core Feature Cache (I/D), MMU Typical MHz

14 Thumb-2 Densidade de código melhora em até 35% em relação ao código ARM. Thumb-2: melhor de dois mundos independe de código ARM Fonte: ARM

15 Baixo Custo x 8 bits

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18 ARMv8-A (64 bits)

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23 Exynos 5250 com Cortex-A15 dual core

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25 64-bits - AMD Hierofalcon will pack four to eight 64-bit ARM A57 cores clocked up to 2GHz. In addition to new ARM cores, the 28nm chips also feature 10Gbit Ethernet and PCI Express 3.0 on board, which means they should be a good fit for data centres. 21-Out-2013

26 NVIDEA: 192 GPU 4x A15 ou 2x A57 Tegra K1 Lançado em 2014

27 Tegra X1-2015

28 NVidia

29 Qualcomm's Growing 64-bit SoC Lineup Marketing Name Snapdragon 615 Snapdragon 610 Snapdragon 410 Internal Model Number MSM8939 MSM8936 MSM8916 Manufacturing Process 28nm LP 28nm LP 28nm LP CPU 8 x ARM Cortex A53 4 x ARM Cortex A53 4 x ARM Cortex A53 1.2GHz+ ISA 32/64-bit ARMv8 32/64-bit ARMv8 32/64-bit ARMv8 GPU Qualcomm Adreno 405 Qualcomm Adreno 405 Qualcomm Adreno 306 H.265 Decode Yes Yes No Memory Interface 1 x 64-bit LPDDR2/3 1 x 64-bit LPDDR2/3 1 x 64-bit LPDDR2/3 Integrated Modem 9x25 core, LTE Category 4, DCHSPA+, DS-DA 9x25 core, LTE Category 4, DCHSPA+, DS-DA 9x25 core, LTE Category 4, DCHSPA+, DS-DA Integrated WiFi Qualcomm VIVE ac Qualcomm VIVE ac Qualcomm VIVE ac emmc Interface

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31 Fev 29, 2016 Raspberry Pi 3

32 Cortex-M7 (lançamento 24-Set-2014)

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37 RISC x CISC

38 Histórico Computadores Computador = um dispositivo que computa (calcula, processa dados)

39 Gerações de Computadores Geração Descrição 0 Máquinas Mecânicas e Eletromecânicas solução de equações 1 40 s Válvula ENIAC, Zuse 2 50 s Transistores Universidade de Manchester IBM s Circuitos integrados SSI (portas lógicas) Apolo Guidance Computer (embarcado) IBM System/360 Digital VAX 4 70 s Microprocessador 5 20?? ótico, orgânico, computação quântica??? IA

40 Computação Quântica 5-Out-2015

41 Primeira Geração Colossus - UK ENIAC - USA

42 Segunda Geração PDP-1

43 Terceira Geração VAX 11/780

44 De que forma os projetistas de computadores (arquitetos) utilizaram o aumento significativo de transistores disponibilizados pela evolução rápida da tecnologia de fabricação de circuitos integrados?

45 CISC Complex Instruction Set Computer o conjunto de instruções inicialmente simples avanços tecnológicos (transistores, CIs) permitiram a manufatura de computadores com mais transistores a menor custo projetistas optaram por conjuntos de instruções cada vez mais complexos

46 CISC Como tornar as instruções mais complexas: aumentar o número de modos de endereçamento endereçamento indireto em memória [[R]] instruções com elevado grau semântico Exemplos do SBCD: Subtract Decimal with Extend SWAP: Swap register Words CMP2: Compare Register against Upper and Lower Bounds

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48 Processor Transistor count Date of introductio n Manufactu rer Intel , Intel 10 µm 12 mm² Intel , Intel 10 µm 14 mm² Motorola , Motorola 3.5 μm 44 mm² Intel , Intel 1.5 µm 49 mm² Pentium 3,100, Intel 0.8 µm 294 mm² ARM [9] 1994 ARM 0.5 µm mm² ARM Cortex-A9 26,000,000[ 2007 ARM 65 nm 12] Process Area AMD K10 quadcore 2M L3 463,000,00 0[11] 2007 AMD 65 nm 283 mm² Quad-Core + GPU Core i7 1,400,000, Intel 22 nm 160 mm² Xbox One Main SoC 5,000,000, Microsoft/AMD 28 nm 363 mm²

49 Perguntas Qual é, afinal, o objetivo primordial do arquiteto / projetista de computadores? Dada uma tecnologia de fabricação e uma área de silício (custo), como fazer o melhor aproveitamento possível? Quais são as conseqüências de um conjunto de instruções complexo?

50 RISC x CISC RISC CISC Conjunto de instruções reduzido Conjunto de instruções extenso Instruções muito simples Instruções complexas Instruções de tamanho fixo Instruções de tamanho variável Decodificação simplificada (tabela) Decodificação complexa (microcódigo) Execução regular Cada instrução executa a sua maneira Instruções requerem o mesmo número de clocks para executar Grande variação no número de clocks por instrução Possibilita o uso de pipeline Extremamente difícil / impossível o uso de pipeline

51 Pipeline

52 Diferenciais da arquitetura ARM Cortex-M3

53 Instruções Condicionais A maioria das instruções ARM são condicionais só produzem efeito se os flags estiverem setados adequadamente BEQ Branch on Equal executa um salto caso o bit Z esteja setado As instruções condicionais precisam estar em um bloco IT exceto a instrução B (BRANCH = Salto) ex: ADDEQ executa uma soma caso o bit Z esteja setado

54 Pipeline Na arquitetura Cortex-M, as instruções são executadas de acordo com uma das seqüências abaixo: BUSCA DECODIFICAÇÃO EXECUÇÃO (OPERAÇÃO LÓG./ARIT.) BUSCA DECODIFICAÇÃO EXECUÇÃO (CÁLCULO ENDEREÇO) ACESSO À MEMÓRIA DE DADOS

55 Pipeline No Cortex-M3 o pipeline tem três estágios: BUSCA leitura da instrução da memória DECODIFICAÇÃO interpretação do código da instrução e geração dos sinais de controle EXECUÇÃO operação lógica/aritmética ou acesso a memória de dados * o estágio de EXECUÇÃO pode ocupar mais de um ciclo de clock

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58 Arquitetura ARM Prof. Douglas RENAUX

59 Módulo 3 A arquitetura Cortex-M3

60 Cortex-M3 internal structure

61 Instruções do Cortex-M0

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65 Arquitetura Cortex-M3 Visão geral da Arquitetura: Registradores Conjunto de instruções Acesso à Memória Interrupções

66 Módulo 4 Conjunto de Instruções Thumb-2

67 Arquitetura Cortex-M3 Cortex-M3 usa a versão ARMv7-M de arquitetura ARMv7-M Thumb2 Mix de instruções de 16 e 32 bits Não requer alinhamento na memória das instruções de 32 bits

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75 infocenter.arm.com Developer Guides and Articles Software Development

76 Formato das Instruções Log/Arit Três operandos explícitos (Rd,Op1,Op2) ADD R0,R1,R2 R0 := R1 + R2 Dois operandos e um implícito (Rd,Op2) ADDS R0,R5 R0 := R0 + R5 Dois operandos (Op1,Op2) CMP R8,R9

77 1 - Lógicas e Aritméticas Instrução Descrição ADD, ADDS, ADCS Soma, soma com carry SUB, SUBS Subtrai RSBS Subtração reversa MUL Multiplicação: 32b x 32b -> 32b ANDS, ORRS, EORS Operações lógicas: E, OU, OU-EXCL (bit a bit) BICS Operação lógica: E NÃO CMP, CMN Comparação, comparação negada TEQ, TST Teste de bits MOV, MVN Move, move negado

78 Tipo Tamanho Tipo Tamanho char 8 bits [] 32 bits short 16 bits struct ptr = 32 bits int 32 bits float 32 bits unsigned 32 bits double 64 bits long 32 bits enum = int long long 64 bits * 32 bits

79 CMP, CMN, TST, MOV, MVN Formatos: CMN Rn,Rm CMP Rn, #imm CMP Rn,Rm TST Rn, Rm MOVS Rd, Rm MOVS Rd, #imm MVNS Rd,Rm MOV Rd,Rm // R0-R7 (soma Rn e Rm) //R0-R14; // R0-R7 (AND) // 0-255

80 Deslocamento (LSLS) n >= 32 todos os bits são zerados n >= 33 todos os bits e o carry são zerados variantes: só LSLS (altera carry) LSLS {Rd},Rm,Rs LSLS {Rd},Rm,#imm efeito de LSLS Rm, #n é Rm * 2n

81 Deslocamento (LSRS) n >= 32 todos os bits são zerados n >= 33 todos os bits e o carry são zerados variantes: só LSRS (altera carry) LSRS {Rd},Rm,Rs LSRS {Rd},Rm,#imm efeito de LSRS Rm, #n é Rm / 2n

82 Deslocamento (ASRS) n >= 32 todos os bits e o carry recebem cópia do bit 31 variantes: só ASRS (altera carry) ASRS {Rd},Rm,Rs ASRS {Rd},Rm,#imm efeito de ASRS Rm, #n é Rm / 2n

83 Rotação (RORS) / RRX n >= 32 é o mesmo que n-32 variantes: só RORS (altera carry) RORS {Rd},Rm,Rs RORS {Rd},Rm,#imm efeito de LSRS Rm, #n é Rm / 2n (para Rm sem sinal) n = 32 o valor não é alterado e CY := Rm[31] n = 33 mesmo efeito que RORS com n = 1 variantes: só RORS (altera carry) RORS {Rm},Rm,Rs não acessa regs altos apenas dois operandos

84 ARM Barrel Shifter LSL : Logical Left Shift CF Destination ASR: Arithmetic Right Shift Destination 0 Multiplication by a power of 2 LSR : Logical Shift Right...0 Destination CF Division by a power of 2, preserving the sign bit ROR: Rotate Right CF Division by a power of 2 Destination Bit rotate with wrap around from LSB to MSB RRX: Rotate Right Extended Destination CF Single bit rotate with wrap around from CF to MSB CF

85 Operando 2

86 Operando 2 Registrador R4 Registrador e deslocamento R4, LSL #4 R5, ASR #1 Constante: #4 #0xAABB #-2

87 Deslocamentos no Operando 2 Opções: ASR #n 1 n 32 LSL #n 1 n 31 LSR #n 1 n 32 ROR #n 1 n 31 RRX

88 Constantes no Operando 2 Não é possível definir qualquer valor de constante no Operando 2 Apenas alguns valores podem ser formados: Valores de 8 bits deslocados Valores do tipo 0x00XY00XY Valores do tipo 0xXY00XY00 Valores do tipo 0xXYXYXYXY

89 MULTIPLICAÇÃO-1 MULS Rd,Rn,Rm Rd := Rn x Rm Rm deve ser o mesmo registrador que Rd formato preferido: MULS Rd,Rn R0 R7 32-bits x 32-bits -> 32-bits em 1 único ciclo de clock afeta N e Z

90 MULTIPLICAÇÃO-2 MUL Rd,Rn,Rm Rd := Rn x Rm formato alternativo: MUL Rd,Rn Registradores exceto SP, PC 32-bits x 32-bits -> 32-bits em 1 único ciclo de clock

91 MULTIPLICAÇÃO-3 MLA Rd,Rn,Rm,Ra Rd := Ra + Rn x Rm 32-bits x 32-bits -> 32-bits em 2 ciclos de clock

92 MULTIPLICAÇÃO-4 MLS Rd,Rn,Rm,Ra Rd := Ra - Rn x Rm 32-bits x 32-bits -> 32-bits em 2 ciclos de clock

93 MULTIPLICAÇÃO-5 UMULL RdLo, RdHi, Rn, Rm RdHi:RdLo := Rn x Rm UMLAL RdLo, RdHi, Rn, Rm RdHi:RdLo := RdHi:RdLo + Rn x Rm SMULL RdLo, RdHi, Rn, Rm RdHi:RdLo := Rn x Rm SMLAL RdLo, RdHi, Rn, Rm RdHi:RdLo := RdHi:RdLo + Rn x Rm 32-bits x 32-bits -> 64-bits em 3 a 5 ciclos de clock

94 DIVISÃO UDIV Rd,Rn,Rm Rd := Rn / Rm SDIV Rd,Rn,Rm Rd := Rn / Rm 32-bits / 32-bits -> 32-bits em 4 ciclos de clock configurável se quer gerar exceção na divisão por zero

95 MOV, MOV.W, MOVT Para simplificar a carga de constantes que não atendem o formato 8-bits com deslocamento MOV Ri,#16-bits (equivalente a MOV.W Ri,#16) carrega os 16 bits menos significativos de Ri MOVT Ri,#16-bits carrega os 16 bits mais significativos de Ri Com 2 instruções pode-se carregar qualquer constante de 32 bits em um registrador!

96 Exercícios Multiplicar o valor inteiro (32-bits) que está em R3 pela constant 9: 1. a) b) Usando instrução de multiplicação Sem usar multiplicação (sugestão: usar ADD/SUB/shift) Idem, mas multiplicando por 15. Qual a maneira mais eficiente (menos instruções e menos tempo) para fazer as seguintes cargas de constantes: R0 := 0 R1 := 200 R2 := 0x1234 R3 := 0xFFFFFF00 R4 := 0xABCDEF00

97 Instruções que Operam em Bits BFC Rd, #lsb, #w #lsb e #w estão na faixa de 0 a 31 e 1 a 32 Bit-field clear: limpa #w bits a partir de #lsb BFC R0, #4, #8 R0 = 0xFFFF F00F BFI Rd, Rn, #lsb, #w Bit-field Insert: copia #w bits de Rn:0 para Rd:#lsb BFI R1, R2, #8, #0xC R1 = 0x FFFC DDFF

98 Exercícios Alterar os bits 5 a 9 do registrador R10 para a) b) Usando AND/OR/ Usando instruções de bit-field sua solução deve funcionar para qualquer que seja o valor atual de R10.

99 Instruções que Operam em Bits SBFX Rd, Rn, #lsb, #w #lsb e #w estão na faixa de 0 a 31 e 1 a 32 Extrai campo e faz extensão de sinal: copia #w bits a partir de #lsb para o bit0 de Rd e estende SBFX R0, R1, #4, #8 R0 = 0xFFFF FFBC UBFX Rd, Rn, #lsb, #w Idem, estendendo com zeros

100 Extend SXTB Rd,Rm // Rd := sign extend Rm[7:0] UXTB Rd,Rm // Rd := zero extend Rm[7:0] SXTH Rd,Rm // Rd := sign extend Rm[15:0] UXTH Rd,Rm // Rd := zero extend Rm[15:0] R0-R7

101 ADR ADR Rd, label calcula o endereço do label na forma de um offset para o PC Carrega o Rd com o endereço do label Faixa permitida: PC +/ Obs: no IAR o label deve estar na região de dados para que o assembler aceite o ADR

102 2 - Acesso à Memória

103 Acessos Alinhados um acesso à memória de dados é alinhado se: acesso à Word é em endereço múltiplo de 4 acesso à HalfWord é em endereço múltiplo de 2 acesso à Byte é em endereço múltiplo de 1 No Cortex-M0 todos os acessos devem ser alinhados ou causa um HardFault No Cortex-M3 os acessos podem ser desalinhados

104 Instruções de Acesso à Memória de Dados LD (Load = Leitura) ST (Store = Escrita) LDR LDRD LDM POP STR STRD STM PUSH

105 LDR Lê dado da memória Formatos: LDR Rt,[Rn] LDR Rt,[Rn,#off] LDRB Rt,[Rn,#off] LDRH Rt,[Rn,#off] Restrições: #off: [Rn,#off] outras restrições quando envolve os registradores SP ou PC

106 LDR Lê dado da memória Formatos: LDR Rt,[Rn,Rm] LDRB Rt,[Rn,Rm] LDRH Rt,[Rn,Rm] LDR Rt,[Rn, Rm, LSL #2] //end = Rn + Rm<<2

107 LDR Pré e Pós Indexado Pré-Indexado: LDR Rd,[Ri,#cte]! LDR Rd,[Ri,Rm]! Primeiro calcula endereço depois acessa memória O! indica que o Ri deve ser atualizado com o endereço recém calculado. LDR R2,[R3,#4]! Pós-Indexado LDR Rd,[R ],#cte LDR Rd,[Ri],Rm Primeiro acessa memória depois calcula endereço Sempre atualiza Ri

108 LDRSB e LDRSH Lê dado da memória e faz extensão de sinal Formatos: LDRSB Rt,[Rn,#off] LDRSH Rt,[Rn,#off] LDRSB Rt,[Rn,Rm] LDRSH Rt,[Rn,Rm]

109 LDR (relativo ao PC) Lê dado da memória O dado está em endereço próximo ao código sendo executado Formatos: LDR Rt,[PC,#100] LDR Rt, label

110 LDRD Lê 64 bits da memória para 2 registradores Usado para carregar inteiros de 64 bits (long long) LDRD Rt, Rt2, label LDRD Rt, Rt2, [...] // relativo ao PC // mesmos modos de // endereçamento que LDR Rt word menos significativo (LSW) está no endereço especificado Rt2 word mais signifivativo (MSW) está no endereço seguinte (+4)

111 STR Escreve dado da memória Formatos: STR STRB STRH mesmas regras que para LDR

112 LDM e STM Tranfere múltiplos registradores de/para memória Formatos: LDM R0,{R0,R1,R2} LDM R1!,{R2-R7} STM R0!,{R2-R4}

113 LDM e STM Variantes: IA = Increment After default DB = Decrement Before acessa memória incrementa endereço decrementa endereço acessa memória EA = Empty Ascending FD = Full Descending LDM = LDMIA, LDMFD STM = STMIA, STMEA

114 PUSH e POP Tranfere múltiplos registradores de/para memória STMFD sp!, {r0,r1,r3-r5} Formatos: PUSH {r0,r1,r3-r5} PUSH {R0-R7} POP {R1,R3-R6} Full Descending Stack old SP r5 r4 r3 r1 r0 SP FD endereço baixo : Full Descending

115 LDM e STM STMDB sp!, {r0,r1,r3-r5} STMIA sp!, {r0,r1,r3-r5} STMFD sp!, {r0,r1,r3-r5} STMEA sp!, {r0,r1,r3-r5} 0x418 SP r5 r4 r3 r1 Old SP Old SP r5 SP r0 0x400 r4 r3 r1 r0 0x3e8 DB : Decrement Before IA : Increment After FD : Full Descending EA : Empty Ascending 155

116 Exercício Acesso à Memória Em C: crie uma struct com 3 campos: um inteiro, um char, e um short e atribua valores a estes campos. Em assembly: some os 3 campos da struct produzindo um resultado de 32 bits com sinal.

117 Projetos: Parte da avaliação (equipes de 1 ou 2 pessoas) 1. Comunicação por CAN, só 4 placas USB device: HID (p.ex. mouse) PWM: gerar onda senoidal.

118 3 - Saltos

119 3 - Saltos B loopa ; salta para o label LoopA (unica instrução condicional que não precisa IT) BL func ; chamada de rotina, armazena endereço de retorno em LR BX LR ; retorno de chamada de rotina BLX R0 ; Chamada de rotina BEQ labeld ; Salto condicional

120 Saltos CBZ Rn, label Testa Rn e salta se 0 CBNZ Rn, label Testa Rn e salta se não-zero Restrições: Só saltos para frente até 130 bytes Não pode ser usado em bloco IT Não modifica flags Só R0 a R7

121 Bloco IT Bloco consiste de 1 a 4 instruções condicionais ITxyz cond x,y,z são T ou E (Then ou Else) ITTE EQ ADDEQ SUBEQ ORRNE

122 Bloco IT A instrução de salto condicional Bcc label (onde cc é uma das condições) não precisa estar num bloco IT As instruções: IT, CBZ, CBNZ, CPSIE, CPSID NÃO podem estar em bloco IT Uma instrução que altera PC, só pode estar num bloco IT se for a última.

123 Condições No Cortex-M3 as outras instruções podem ir em blocos IT

124 Saltos (limites)

125 Exercício 1)

126 Exercício continuação MDC 2) Como transformar em subrotina? 3) Como chamar a partir de outra rotina em assembly? 4) Como chamar a partir de uma função em C?

127 Exercício Qual a maneira mais eficiente de implementar um loop com número fixo de execuções, como por exemplo: for (int i=0; i<10; i++) { // dentro do loop não se usa i a = b<<3 + a; b++; }

128 Módulo 5 Registradores Especiais Modos de Operação Instruções Especiais

129 priviledged

130 Pilha (Stack) pode-se trabalhar apenas com MSP o SP corrente sempre é acessado como R13 ou SP O SP está sempre com alinhamento de Word (i.e. endereços múltiplos de 4) Instruções: PUSH - empilha POP - desempilha Full descending

131 Link Register R14 ou LR Armazena o endereço de retorno de uma subrotina Deve ser salvo antes de chamar outra subrotina

132 Contador de Programa PC ou R15 instrução sendo executada + 4 endereço de instrução é sempre par (bit0 = 0) bit0 do PC é usado para indicar modo Thumb após reset e em algumas instruções de salto: BX e BLX

133 Modo Handler Thread Não-Privilegiado Privilegiado Main (Principal) Processo Pilha Nível de Privilégio

134

135 Stack: selecionado pelo bit1 de CONTROL 0 = main; 1 = process (este stack só pode ser usado em modo Thread) Modo: selecionado pelo IPSR 0 = Thread; >0 exception Privilégio: bit 0 do CONTROL (0 = privilegiado, 1 = não-privilegiado) no Cortex-M0 é sempre privilegiado (sem restrição)

136

137 xpsr

138

139 IPSR IPSR Exception number!= IRQ Number (Table 320)

140 CONTROL CONTROL instruções MSR e MRS após MSR usar ISB para garantir que o novo stack será usado

141 PRIMASK PRIMASK só pode ser escrito em modo privilegiado instruções CPSID e CPSIE, MSR e MRS

142 Modo Privilegiado No modo Privilegiado o código tem acesso a TODOS os recursos. No modo NÃO-Privilegiado o código NÃO tem acesso à: instruções como CPS que permitiriam alterar FAULTMASK e PRIMASK maioria dos registradores do System Control

143 4 - Outros

144 BKPT BKPT #imm #imm é um valor de 0 a 255 entrada no estado de depuração esta instrução é utilizada por debugers instrução não deve ser usada por programadores

145 CPS Change Processor State altera o PRIMASK Formatos: CPSID i CPSIE i // desabilita IRQs // habilita IRQs

146 DMB The Data Memory Barrier (DMB) completa transações pendentes antes de realizar outra transação. DSB The Data Synchronization Barrier (DSB) completa transações pendentes antes de executar a próxima instrução. ISB The Instruction Synchronization Barrier (ISB) garante que o efeito das transações efetuadas seja percebido antes da próxima instrução.

147 Exemplos de Uso Tabela de vetores: usar DMB entre uma alteração no vetor e a habilitação da IRQ correspondente. Alteração no código: usar uma ISB logo após a instrução que altera o código. Alteração no mapa de memória: usar um DSB imediatamente após a instrução que altera o mapa de memória.

148 MSR, MRS MSR Move to Special Reg from Register MSR special_reg, Rn MRS Move to Register from Special Reg MRS Rd, special_reg Special Reg: APSR, IPSR, EPSR, IEPSR, IAPSR, EAPSR, PSR, MSP, PSP, PRIMASK, or CONTROL Rd, Rn não podem ser SP ou PC

149 NOP Não realiza nenhuma operação Pode ser elimininada no pipeline (i.e. pode ser executado em tempo 0) Uso: alinhamento de código em fronteira de word ou double-word

150 SEV Send Event Formato: SEV Informa da ocorrência de um evento Seria usado com WFE que não existe no LPC11xx

151 SVC Chamada ao Supervisor (S.O.) Formato SVC #imm // Gera uma exceção do tipo SVC A ISR pode ler o valor de #imm para identificar o serviço solicitado

152 WFI Wait for Interrupt Formato: WFI entra em modo de baixo consumo até que: exceção IRQ, mesmo que mascarada por PRIMASK solicitação de DEBUG

153 Módulo 6 Acesso à Memória

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155 Memória Processadores 13xx

156 Módulo 7 Exceções/Interrupções

157 Interrupções Interrupções são uma forma eficiente de se responder às demandas solicitadas pelos periféricos. Alternativa é polling: desperdício de consultas atendimento mais demorado 212

158 Estrutura típica de Interrupção Peripheral 1 P2 IRQ Interrupt Controller Microprocessor Core (e.g Cortex-M) P3 P4 Pn 213

159 Interrupções Princípio de funcionamento durante a execução de um programa, um sinal de hardware (IRQ = Interrupt Request) é ativado. um controlador de interrupções percebe o sinal, verifica se está habilitado (desmascarado) e sua prioridade e então informa o processador da existência de um pedido de interrupção pendente o processador verifica se as interrupções estão habilitadas e finaliza a execução da instrução corrente SALVAMENTO DE CONTEXTO (registradores, palavra de status) [em alguns casos] - muda o ponteiro de pilha para IRQ_STACK busca no vetor de interrupção: identifica quem é a rotina responsável pelo atendimento daquela interrupção específica execução da ISR (parte do salvamento de contexto pode ser feito aqui) informa ao periférico solicitante que a IRQ foi atendida informa ao controlador de interrupção que o atendimento finalizou (EOI) RECUPERA CONTEXTO dá seguimento a execução do programa que foi interrompido 214

160 Interrupções É um processo complexo Qualquer falha em algum passo causa uma parada total do sistema Depuração difícil, principalmente porque é um evento assíncrono Um programador só é realmente um programador de sistemas embarcados quando sabe trabalhar bem com o atendimento de interrupções. Quando se usa RTOS, em geral, passa-se ao RTOS a responsabilidade de tratar as IRQs. 215

161 Controlador de Interrupção Em geral são vetorizados: detectam automaticamente qual dos pedidos de interrupção ativo é o mais prioritário, consultam a tabela de endereços de ISR (vetor de interrupção) e entregam ao processador o endereço da ISR. portanto, a CPU só precisa ler o endereço da ISR e executar a partir dali No Cortex-M: maior eficiência obtida pelo atendimento totalmente realizado pelo HW. 216

162 Desabilitando o Atendimento de IRQs Também chamado de mascaramento de IRQs No controlador de interrupções é possível mascarar / desmascarar IRQs específicas: p.ex. mascarar apenas a IRQ da UART2 No processador é possível mascarar / desmascarar o atendimento de interrupções por completo. 217

163 Teste e Depuração Teste e Depuração de ISRs é uma atividade complexa. Quando finalmente se consegue atender à primeira interrupção: o teste NÃO acaba aqui!!! atender a segunda IRQ do mesmo periférico também requer teste e depuração p.ex. esquecer de enviar um EOI impede o atendimento do pedido seguinte. Importante testar situações de stress: vários pedidos simultâneos de periféricos distintos várias repetições de pedidos de interrupção do mesmo periférico 218

164 Como registrar uma ISR num Cortex-M3 Basta colocar o nome da ISR na tabela de vetores de exceção localizada no endereço 0 da memória. 229

165 Como registrar uma ISR num Cortex-M3 Cortex-M: o vetor de interrupções fica na memória do processador a partir do endereço 0. basta armazenar a tabela com os endereços das ISRs nesta região de memória. 230

166 Interrupções - Conceitos Latência: tempo entre o pedido de interrupção (ativação do sinal IRQ) até o início da execução da ISR: HW: detecção, processamento no Cont. IRQ tempo de finalização da instrução corrente tempo que as IRQs estão desabilitadas outras ISR em execução (aninhamento x prioridade) no device driver no RTOS na aplicação Tempo de Resposta (pior caso): Somar: Pior caso da Latência Pior caso do tempo de execução da ISR. 231

167 Exceções Qualquer solicitação para mudança do fluxo normal de um programa. interrupção detecção de falha / erro (p.ex. acesso desalinhado)

168 Exceções Estados Inativo (inactive) = não ativo nem pendente Pendente (pending) = aguardando atendimento (p.ex. pedido de interrupção irq de periférico) Ativo (active) = em atendimento pode haver mais de uma interrupção em atendimento (interrupções aninhadas nested) Ativo e Pendente = interrupção em atendimento e outro pedido da mesma fonte está pendente

169 Tipos de Exceção Reset reinício da execução (modo Thread) (-3) NMI - prioridade -2 HardFault prioridade -1 falha genérica: representa todas as classes de falhas que não foram tratadas SVC causada pela instrução SVC (Supervisor Call) PendSV solicitação de serviço (p.ex. chaveamento de contexto) SysTick gerado pelo system timer IRQ pedido de interrupção feito por periférico

170 Configurável: prioridade de 0 (default) a 3 Prioridades: valor menor significa maior prioridade PRIMASK: pode mascarar as IRQ com prioridade configurável

171 O LSb deve ser 1 indicando que a rotina de tratamento é em Thumb O IAR coloca o bit0 em 1 automaticamente para todos os labels criados em Thumb

172 Atendimento Um atendimento de exceção ocorre quando: existe uma exceção pendente com prioridade suficiente (*); e o processador está em modo Thread; ou a exceção pendente é de prioridade maior que a exceção sendo atendida (preempção) (*) prioridade suficiente significa prioridade maior do que o limite estabelecido no PRIMASK

173 Atendimento (2) Stacking salva o estado O SP está alinhado em double-word se necessário pula um word antes de começar o empilhamento

174 Atendimento (3) O processador lê do vector_table o endereço do handler; LR := EXC_RETURN (ver próximo slide) após o stacking, a execução se dá a partir do handler, a exceção passa ao status de ativa Se durante o stacking ocorreu outra exceção de maior prioridade então esta é atendida (late-arriving exception) Prof. Dr. Dr. Douglas Douglas Renaux Prof. Renaux

175 Atendimento (4)

176 Retorno de Exceção Ocorre quando uma instrução escreve no PC um dos valores de EXC_RETURN As instruções que podem ser usadas para retorno de exceção são POP e BX

177 Tratamento de Faltas Todas as faltas causam HardFault Trava se a falta ocorre no handler da NMI ou HardFault Faltas: SVC BKPT fora de depuração (i.e. não conectado ao IAR) erro de acesso a memória (erro de barramento) em LD ou ST tentativa de execução em área XN tentativa de execução causando erro de barramento erro de barramento em acesso ao vector_table tentativa de execução de instrução inválida tentativa de execução em modo ARM (T=0) LD ou ST desalinhado

178 Hard Faults

179 Módulo 8 ATPCS

180 ATPCS ARM-Thumb Procedure Call Std Passagem de parâmetros: - primeiros parâmetros em R0.. R3 demais parâmetros pela pilha - retorno: R0 ou R1:R0

181 ATPCS Tipos de Dados Tipo Tamanho Tipo Tamanho char 8 bits [] 32 bits short 16 bits struct ptr = 32 bits int 32 bits float 32 bits unsigned 32 bits double 64 bits long 32 bits enum = int long long 64 bits * 32 bits

182 ATPCS Quem tem a obrigação de salvar o valor dos registradores caso interesse manter este valor após a chamada de uma função? - - rotina chamada: deve salvar R4 R11 antes de alterar R0 R3,R12 podem ser livremente utilizados pela rotina chamada

183 Código de Entrada e Saída de Função PUSH {R4-R7,LR} POP {R4-R7,LR} MOV PC,LR PUSH {R4-R7,LR} POP {R4-R7,PC}

184 Exercício continuação MDC 2) Como transformar em subrotina? 3) Como chamar a partir de outra rotina em assembly? 4) Como chamar a partir de uma função em C?

185 Exercício de Alinhamento C: struct s { char a; short b; char c; int d; }; #pragma pack(2) #pragma pack()