- SISTEMAS DIGITAIS II

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1 FEI NE772/ a PROVA - SISTEMAS DIGITAIS II - 29/11/2006 Turma A Duração 80min Prova sem consulta - Permitido o uso de calculadora Interpretação faz parte da prova. Nome...Nota... N.o N.o Lista 1.a Questão : (Valor 2,5) Pretende-se digitalizar um sinal analógico de 2,5V de amplitude, cuja freqüência é de 500Hz. Para esta aplicação usa-se um conversor ADC de aproximações sucessivas. O conversor é capaz de realizar uma leitura do sinal analógico de até 2,5mV. Pede-se : a) O número de bits do conversor ADC.(0,5) b) O valor da conversão realizada esboçando o gráfico de V AX conversão da aproximação sucessiva para entrada analógica de 1,33333V.(1,0) c) A freqüência mínima de conversão e o tempo de conversão para o item b.(1,0). a) O número de bits do conversor será : 2 n -1 2,5/2,5mV = 1000 => n = 10bits O passo do conversor será : 2,5/1023 = 2,44mV. a) E.D = 1,33333/2,44 = 545,6 => O número será 545. Os passos do conversor são : Passo Bit9 Bit8 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit b) O gráfico de V AX c) A freqüência obedece oteorema da amostragem para digitalização de sinais. Assim : fam = 2. f sinal = 1KHz. 100 µs O ADC é de 10bits = 10.f sinal (Aprox. sucess. T C = 10. T CLOCK F CLOCK = 10. 1KHz = 10KHz.(100µs) T C = 10 x 100µs = 1.0ms. o t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 t 11 t 12

2 2.a Questão (Valor 1,5) : Um sinal senoidal de 10Hz foi digitalizado em 100 pontos por um ADC de rampa digital de 8 bits. O sinal digitalizado foi armazenado em uma memória RAM e a seguir foi retirado da memória e aplicado em um osciloscópio. Pede-se : a) Determinar a capacidade mínima e comercial da RAM para armazenar os pontos digitalizados.explicar (0,5) b) A freqüência mínima do ADC de rampa digital.(0,5) c) A freqüência do clock aplicado na RAM o qual resulta na freqüência do sinal de saída e que é apresentado no osciloscópio.(0,5) a) C = 128 x 8 bits. b) f PONTO = 1/100ms/100 = 1KHz. Como F.S é a pior condição então, o valor máximo de conversão = 2 n -1 = 255. O ADC leu cada ponto em 1ms, dessa forma, ou seja 1ms/255 => F = 255KHz. c) A freqüência aplicada na RAM será de 1KHz o mesmo valor com que foi convertido o sinal de entrada.

3 3.a Questão : (Valor 3,0) Construir um sistema seqüencial síncrono sensível à borda de subida regido pelas equações de estados e saída. As entradas X e Y são de lógica exclusiva e a saída é Z. Pede-se : S 0 = S 0. RESET + S 3 (X + Y ). S 1 = S 0. X + S 1 X. S 2 = S 0. Y + S 2 Y. S 3 = S 1. X + S 2. Y + S 3. (X + Y). Z = S 3. (X + Y). a) O diagrama de estados.(1,0) b) A tabela de estados e saída.(1,0) c) A implementação com ROM mostrando o mapa de endereços e conteúdo em hexadecimal e sua representação esquemática da FSM e a capacidade mínima em bits.(1,0) Dados usar como designação de estados : Usar S 0 = 00, S 1 = 10, S 2 = 11 e e S 3 = 01 a) RESET /0 X /0 S 0 Y /0 X /0 S 1 S 2 X +Y /0 Y /0 X/0 Y/0 S 3 X +Y /1 b) A entrada Reset serve para levar o sistema a zero. Vamos considerar o reset por hardware, resetando os F/Fs D s memória do sistema e portanto não vamos colocar esta entrada na tabela de estados. Entradas Saída Z Estados ATUAL X Y X Y XY XY X Y X Y XY XY Sistema Q 1 Q S 0 00 S 1 /S 2 S 1 /S 1 S 2 /S 0 S S 3 01 S 3 /S 0 S 0 /S 3 S 0 /S 3-0/1 0/1 0/1 0/0 S 1 10 S 1 S 1 S 3 S S 2 11 S 2 S 3 S 2 S Pode-se adotar qualquer solução dentro da tabela acima. Exemplo S 0 00 = S 1 /S 2 ou o destino é S 1 ou o destino é S 2. Para outras células usar o mesmo procedimento. x y clk Q 0 Q A 2 1 A 3 A 0 B 0 A 1 Q 1 Q 0 B 1 B 2 D 1 D 0 z A 3 A 2 A 1 A 0 B 2 B 1 B 0 End. Cont A B C D E F 2

4 4.a Questão : (Valor 3,0) Implementar um banco de memórias de 16K de PROM, usando decodificador de endereços, saída lógica negativa, para a seleção das memórias e usando a memória a seguir. O endereço inicial das EPROMs ocorre em C000H. Pede-se : a) Apresentar uma tabela da verdade da seleção das memórias.(1,0) b) Configuração das memórias.(1,0). c) Usando o sistema de decodificação por PAL.(1,0) PROM A 11...A 0 I/O CS 0 A 13 A 12 MEM B = MSB A 14 A 13 A 15 A 12 DECOD. B A CS C000H D000H E000H F000H O 0 O 1 O 2 O 3 A 11...A 0 O 0 CS A 11...A O 1 O 2 O 3 0 CS A 11...A 0 CS A 11...A 0 CS A 11...A 0 I/O I/O I/O I/O I/O c) Implementação com PAL, será : O 0 = (A 15. A 14. /A 13. /A 12 ). O 1 = (A 15. A 14. /A 13. A 12 ). O 2 = (A 15. A 14. A 13. /A 12 ). O 3 = (A 15. A 14. A 13. A 12 ).

5 FEI NE772/ a PROVA - SISTEMAS DIGITAIS II - 29/11/2006 Turma B Duração 80min Prova sem consulta - Permitido o uso de calculadora Interpretação faz parte da prova. Nome...Nota... N.o N.o Lista 1.a Questão : (Valor 2,5) Pretende-se digitalizar um sinal analógico de 2,5V de amplitude, cuja freqüência é de 1000Hz. Para esta aplicação usa-se um conversor ADC de aproximações sucessivas. O conversor é capaz de realizar uma leitura do sinal analógico de 2,5mV. Pede-se : a) O número de bits do conversor ADC.(0,5) b) O valor da conversão realizada esboçando o gráfico de V AX conversão da aproximação sucessiva para entrada analógica de 1,33333V.(1,0) c) A freqüência mínima de conversão e o tempo de conversão para o item b.(1,0). a) O número de bits do conversor será : 2 n -1 2,5/2,5mV = 1000 => n = 10bits O passo real do conversor será : 2,5/1023 = 2,44mV. a) E.D = 1,33333/2,44 = 545,6 => O número será 545. (Aproxima para baixo, porque comutou é maior então 0). Os passos do conversor são : Passo Bit9 Bit8 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit b) O gráfico de V AX c) A freqüência obedece oteorema da amostragem para digitalização de sinais. Assim : fam = 2. f sinal = 2KHz. 50 µs O ADC é de 10bits = 10.f sinal (Aprox. sucess. T C = 10. T CLOCK F CLOCK = 10. 2KHz = 20KHz.(50µs) T C = 10 x 50µs = 0.5ms. o t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 t 11 t 12

6 2.a Questão (Valor 1,5) : Um sinal senoidal de 10Hz foi digitalizado em 200 pontos por um ADC de rampa digital de 8 bits. O sinal digitalizado foi armazenado em uma memória RAM e a seguir foi retirado da memória e aplicado em um osciloscópio. Pede-se : a) Determinar a capacidade mínima e comercial da RAM para armazenar os pontos digitalizados.(0,5) b) A freqüência mínima do ADC de rampa digital.(0,5) c) A freqüência do clock aplicado na RAM o qual resulta na freqüência do sinal de saída o qual é apresentado no osciloscópio.(0,5) a) C = 256 x 8 bits. b) f PONTO = 1/100ms/200 = 2KHz. Como F.S é a pior condição então, o valor máximo de conversão = 2 n -1 = 255. O ADC leu cada ponto em 1ms, dessa forma, ou seja 0,5ms/255 => F = 510KHz. c) A freqüência aplicada na RAM será de 2KHz o mesmo valor com que foi convertido o sinal de entrada.

7 3.a Questão : (Valor 3,0) Construir um sistema seqüencial síncrono sensível à borda de subida regido pelas equações de estados e saída. As entradas X e Y são de lógica exclusiva e a saída é Z. Pede-se : S 0 = S 0. RESET + S 3 (X + Y ). S 1 = S 0. X + S 1 X. S 2 = S 0. Y + S 2 Y. S 3 = S 1. X + S 2. Y + S 3. (X + Y ). Z = S 3. (X + Y). a) O diagrama de estados.(1,0) b) A tabela de estados e saída.(1,0) c) A implementação com ROM mostrando o mapa de endereços e conteúdo em hexadecimal e sua representação esquemática da FSM e a capacidade mínima em bits.(1,0) Dados usar como designação de estados : Usar S 0 = 00, S 1 = 10, S 2 = 11 e e S 3 = 01 a) Observação : em S 3 vamos considerar do jeito que a equação definiu embora fisicamente a implementação pode apresentar problema. RESET /0 S 0 X/0 Y/0 X/0 S 1 S 2 Y/0 X +Y /0 X /0 Y /0 S 3 X +Y /1 b) A entrada Reset serve para levar o sistema a zero. Vamos considerar o reset por hardware, resetando os F/Fs D s memória do sistema e portanto não vamos colocar esta entrada na tabela de estados. Entradas Saída Z Estados ATUAL X Y X Y XY XY X Y X Y XY XY Sistema Q 1 Q S 0 00 S 0 S 2 /S 0 S 1 /S 0 S 1 /S S 3 01 S 0 /S 3 S 0 /S 3 S 0 /S 3 S 0 /S 3 0/1 0/1 0/1 0/1 S 1 10 S 3 S 3 S 1 S S 2 11 S 3 S 2 S 3 S Pode-se adotar qualquer solução dentro da tabela acima. Exemplo S 3 00 = S 0 /S 3 ou o destino é S 0 ou o destino é S 3. Para outras células usar o mesmo procedimento. x y clk Q 0 Q A 2 1 A 3 A 0 B 0 A 1 Q 1 Q 0 B 1 B 2 D 1 D 0 z A 3 A 2 A 1 A 0 B 2 B 1 B 0 End. Cont A B C D E F 6

8 4.a Questão : (Valor 3,0) Implementar um banco de memórias de 16K de PROM, usando decodificador de endereços saída lógica negativa, para seleção das memórias e partindo da memória a seguir. O endereço inicial das EPROMs ocorre em 4000H. Pede-se : a) Apresentar uma tabela da verdade da seleção das memórias.(1,0) b) Configuração das memórias.(1,0). c) Usando o sistema de decodificação por PAL.(1,0) PROM A 11...A 0 I/O CS 0 A 13 A 12 MEM B = MSB A 13 A 12 A 15 A 14 DECOD. B A CS 4000H 5000H 6000H 7000H O 0 O 1 O 2 O 3 A 11...A 0 O 0 CS A 11...A O 1 O 2 O 3 0 CS A 11...A 0 CS A 11...A 0 CS A 11...A 0 I/O I/O I/O I/O I/O c) Implementação com PAL, será : O 0 = (A 15. A 14. /A 13. /A 12 ). O 1 = (A 15. A 14. /A 13. A 12 ). O 2 = (A 15. A 14. A 13. /A 12 ). O 3 = (A 15. A 14. A 13. A 12 ).