Organização e Arquitetura de computadores Prof. Wilfredo Blanco Figuerola Curso Superior de: Tecnologia em Analise e Desenvolvimento de Sistemas Redes
Introdução Programas são armazenados aqui Controlador de memoria Dispositivos de entrada Dispositivos de saída Memoria primaria (RAM) Processador Memoria secundaria (discos rígidos, CDs, etc) Registradores Memória Interna Memória Cache Interna (L1) Externa (L2) Memória Principal Armazenamento Externo Armazenamento de Segurança Memória Secundária HD, FD, ZIP, CD, DVD Fita Magnética, MO, WORM Capacidade de Armazenamento ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 2
Memória interna: Registradores O objetivo de toda memória ou subsistema de memória e armazenar informação, que em algum momento, seja utilizada pelo processador. Antes de uma memória sela utilizada, o processador necessita buscá-la (memória cache ou principal) e armazená-la no seu próprio interior, nos registradores. ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 3
Memória interna: Registradores Registrador Elemento superior da pirâmide de memória Maior velocidade de transferência Menor capacidade de armazenamento Maior custo Tempo de acesso: um ciclo de memória (em torno de 1 ou 2 nanos-segundos) Capacidade: armazenam um único dado, dependendo do tipo de processador. Volatilidade: são memórias voláteis, necessitam de energia para funcionarem. Tecnologia: bipolar e MOS (metal oxide semicondutor) Temporalidade: guardam informação o mais temporariamente possível (tempo necessário para ser utilizada na UAL). Custo: elevado ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 4
Memória cache Sistemas de computação antigos não possuía memória cache. Em toda execução de uma instrução, o processador acessa a memória principal Dependendo do tipo de instrução, levava mais de um ciclo de memória. Esta interface entre o processador e a memória vem sendo um ponto frágil para o performance (gargalo) (1) Motivo para o surgimento do projeto de uso de memoria cache www.yourdictionary.com/computer/cache ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 5
Memória cache Memória cache: dispositivo de memória, fabricado com tecnologia semelhante à do processador, localizado entre o processador e a memória principal. Tempo de acesso: 5 a 20 ns Capacidade: L1 oscilam entre 32 e 256KB e até 4MB para L2. Volatilidade: são dispositivos voláteis. Tecnologia: circuitos eletrônicos de alta velocidade, constituídas de um capacitor/transistor, requerem de recarregamento. Temporariedade: baixo Custo: alto ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 6
Memória cache (1) Diferença de velocidade processador->memória principal Processador Operação Soma: 2ns Transferência: 100ns Memória principal Ciclo de tempo do processador muito menor que o ciclo tempo da memória principal Estado de espera (wait state) maior Tecnologia vs Custo Se agrava com o uso concorrente de vários programas (multi-programação) Em 1960 IBM analisaram o comportamento dos processos (programas) ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 7
Memória cache (2) Principio da localidade MP Call sub_rotina 1 Execução em seqüência Loop 1 Localidade espacial: Os programas são executados em pequenos blocos de instruções, executados seqüencialmente Loop 2 sub_rotina 1 Localidade temporal: Os programas tenderem a usar freqüentemente o mesmo endereço em curtos espaços de tempo. ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 8
Memória cache (Organização e funcionamento) (1) Diferença de velocidade processador->memória principal (2) Principio da localidade (espacial e temporal) Organização e funcionamento da memória cache Deve possuir elevada velocidade de transferência Tamanho capaz de armazenar partes de um programa Suficientemente pequenas para não elevar o custo do sistema. ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 9
Memória cache (Organização e funcionamento) Processador BD Barramento de dados BC Memória Cache BC Memória Principal A conexão entre os dispositivos é comum ao processador a as duas memorias. Redundancia BE Barramento de endereço Facilitando a comunicação entre os três componentes. BD - BE Transferência cache/mp: Bloco por blocos de palavras BC Transferência cache/processador: Palavra por palavra Acertos (Hit) Ec = -------------------- * 100 Total acessos Eficiência da cache ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 10
Memória cache (Organização e funcionamento) Linha 0 Linha 1 N número de palavras ou células X número de células de uma linha Byte 3 Byte 2 Byte 1.... Byte 1 : : : : : Byte 0 Byte 0 B Blocos Bloco 0 Bloco 1 Memória principal Byte 0 Byte 1 Byte 2 Byte 3 Byte 4 Byte 5 Byte 6 Byte 7 Byte 8 Linha L-1 Byte 1 Tag Dados B = ----------- * 100 N X Bloco B-1 Byte N-1 ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 11
Memória cache (Organização e funcionamento) No. de Blocos (B) >>> Linhas (L) Requerendo Dedicir entre várias alternativas tecnológicas: Mapeamento de dados MP/cache Direto Associativo Associativo por conjunto Algoritmos de substitução de dados na cache Política de escrita pela cache Níveis de cache Definição do tamanho das memórias cache, L1 e L2 Escolha de Largura de linha de cache ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 12
Memória cache (Tipos) Podem se definir dois tipos (ate agora): UPC/MP (cache de RAM ou RAM Cache ) MP/Discos (cache de disco ou Disk Cache ) ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 13
Memória cache (Atuais arquiteturas) A divisão tradicional entre cache L1 e cache L2 funcionou bem durante a fase dos processadores single-core e dual-core. Entretanto, com a introdução dos processadores quad-core passou a fazer mais sentido usar caches L1 e L2 menores e incluir um terceiro nível de cache. Com isso, temos 4 pequenos blocos de cache L1 e L2 (um para cada núcleo) e um grande cache L3 compartilhado entre todos. Um bom exemplo é o Core i7 de 45 nm, que usa 64 KB de cache L1 e 256 KB de cache L2 por núcleo e usa um grande cache L3 de 8 MB compartilhado entre todos. Dentro do processador, ele corresponde à área sombreada no diagrama a seguir, novamente uma área considerável. http://hothardware.com/printarticle.aspx?articleid=1384 http://en.wikipedia.org/wiki/gulftown_%28microprocessor%29 ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 14
Bibliografia Gabriel Torres. Hardware Curso Completo. Axcel Books do Brasil Editora Ltda, 4ta edição 2001. Andrew S. Tanenbaum. Organização Estruturada de Computadores. Pearson Prentice Hall, 5ta edição 2007. Mário A. Monteiro. Introdução à Organização de Computadores, LTC Editora S.A., 4ta edição 2001. http://en.wikipedia.org/ ORGANIZAÇÃO E ARQUITETURA DE COMPUTADORES 15