Teste de Circuitos Integrados Digitais

Teste de Circuitos Integrados Digitais PROF. PROTÁSIO INCT NAMITEC LABORATÓRIO DE MICROENGENHARIA - UFPB

Sala Limpa (Clean Room) 2 Com a tecnologia avançada na fabricação de semicondutores, tem-se possibilidade de fabricar chips com defeitos? Fonte: http://proj.ncku.edu.tw/research/commentary/e/2848/.html This photo was taken after a tour of the clean-room facilities at Taiwan Semiconductor Manufacturing Company Limited (TSMC) on February 2, 28. Fonte: http://en.wikipedia.org/wiki/cleanroom NASA's Glenn Research Centercleanroom. Fonte: http://newscenter.lbl.gov/news-releases/29//8/fabs2-benchmarking-tool/ BerkeleyLabis a U.S. Departmentof Energy national laboratorylocatedin Berkeley, California

Falhas Físicas 3 Exemplos de falhas físicas

Falhas Físicas 4 Exemplos de falhas físicas

Falhas Físicas 5 Exemplos de falhas físicas Outros motivos: desalinhamento, defeitos causados pelo processo de manufatura, envelhecimento dos componentes, etc.

Importância de testes 6 Teste é essencial no processo de introduzir um produto no mercado. Sem teste, é impossível fornecer chips com qualidade aos clientes. Em geral, testes devem ser: Eficientes: Atingir alta cobertura de defeito Baratos: Baixo tempo de tempo e baixa área de chip Rápidos: Rápido desenvolvimento do processo de teste e introdução no mercado

Importância de testes 7 Enquanto que no anos 97, um nível de defeito de DPM (defective chips per million delivered) era ainda aceitável 99,% de cobertura de falha Atualmente, a indústria automotiva requer DPM abaixo de. 99,999% de cobertura de falha Além disso, algumas iniciativas pretendem diminuir ainda mais o nível de DPM (talvez até zerá-lo) % cobertura de falha

Conceitos em Testes 8 Testes São procedimentos empregados para verificar a funcionalidade e o desempenho de um dispositivo Funcionalidade O dispositivo realiza a função a que foi projetado? Desempenho O dispositivo realiza a função e atende os requisitos a que foi projetado? Ganho mvpp G

Conceitos em Testes 9 Em geral, como um dispositivo é testado? Estímulo Resposta Dispositivo Ok / Falho

Tipos de verificação de CI Um CI pode se comportar de maneira incorreta por: Erro de projeto Validação do Projeto Defeitos causados pelo processo de manufatura Envelhecimento dos componentes Teste de Hardware

Teste de Hardware São os procedimentos necessários para verificar se um CI apresenta comportamento correto dado que não se tenha erro de projeto.

Testes de Circuitos Integrados 2 Teste de CI se baseia na observação da relação estímulo/resposta Estímulo CIRCUIT UNDER TEST (CUT) Resposta Golden Response Comparador

Testes de Circuitos Integrados 3 Estrutura básica de teste Gerador de Padrões de Teste (TPG) CIRCUIT UNDER TEST (CUT) Analisador de Respostas (ORA) Ok/Falho Controlador

Testes de Circuitos Integrados 4 Estrutura básica de teste Gerador de Padrões de Teste CIRCUIT UNDER TEST (CUT) Analisador de Respostas Ok/Falho ATE: Automatic Test Equipment

Testes de Circuitos Integrados 5 Em geral, testes são realizados em duas etapas: Teste em wafer A fim de evitar o encapsulamento de dies defeituosos. Teste Final Teste após o processo de encapsulamento.

Testes de Circuitos Integrados 6 Teste em wafer

Testes de Circuitos Integrados 7 Teste em wafer Faulty Die

Testes de Circuitos Integrados 8 Teste em wafer Licença padrão do YouTube

Testes de Circuitos Integrados 9 Teste em wafer Marcando dies com falhas Licença padrão do YouTube

Testes de Circuitos Integrados 2 Teste Final Também denominado de Teste em nível de chip Testa o dispositivo após o encapsulamento Evita que seja enviado ao comprador CI defeituoso

Testes de Circuitos Integrados Teste Final Também denominado de Teste em nível de chip Testa o dispositivo após o encapsulamento Evita que seja enviado ao comprador CI defeituoso 2 Licença padrão do YouTube

Principais equipamentos usados em testes de CI 22 Automated test equipment (ATE) Manipuladores de ATE Interface de teste (jigas de teste)

Principais equipamentos usados em testes de CI 23 Automated test equipment (ATE) Equipamento controlado por computador que realiza propriamente o teste dos circuitos integrados verificando sua funcionalidade e desempenho. ADVANTEST (antiga VERIGY) Modelo V6 WS Usado em teste de memória Flash e DRAM UltraFLEX teradyne 2 MHz Teste de dispositivos Analógicos, Digitais e Mixed-signal System-on-a-Chip (SoC) e System-in-Package (SiP)

Principais equipamentos usados em testes de CI Manipuladores 24 Permite a movimentação do ATE pelo pessoal técnico nos diversos ambientes da empresa.

Principais equipamentos usados em testes de CI 25 Manipuladores

Principais equipamentos usados em testes de CI Interface de teste (jigas de teste) 26 Em geral, os ATEs são projetados para testar uma ampla variedade de diferentes CIs. Como cada tipo de CI tem diferentes configurações, um adaptador faz-se necessários entre o ATE e o CI em particular a ser testado (DUT = Device Under Test). Este adaptador é denominado de interface de teste e realiza, então, a interconexão física e eletrônica entre o ATE e o DUT.

Importância dos testes de CI 27 Custos de testes e a Regra dos X = custo de teste de um CI Circuito Integrado Placa de Circuito Impresso Produto Final Consumidor X X X X US$,3 3, 3, 3, Ver-se então a importância de se realizar teste em nível de wafer e de chip Imagine um recall para. equipamento vendidos (US$ 3..,)

Importância dos testes de CI 28 O custo de se testar um CI está se aproximando do custo de fabricá-lo Fabricação Teste 5% do custo 5% do custo Se fizermos um teste mais rápido por chip (ms mais rápido), pode economizar milhões

Figuras de mérito em testes de CI 29 Sequência de teste É o conjunto de vetores de testes (padrões de testes) aplicado ao CUT (Circuit Under Test) TPG: Test Pattern Generator ORA: Output Response Analyzer TPG CUT digital ORA Ok/Falho T { t, t2, t3,..., t n } R { r, r2, r3,..., rn } Sequência de Teste

Figuras de mérito em testes de CI 3 Sequência de teste É o conjunto de vetores de testes (padrões de testes) aplicado ao CUT (Circuit Under Test) Exemplo TPG CUT digital ORA T { t, t2, t3,..., t5} R { r, r2, r3,..., r5}

Figuras de mérito em testes de CI 3 Detecção de Falha Uma falha é detectada quando, para um mesmo padrão de teste, a resposta do CUT difere da do circuito sem falha (circuito bom) t i CUT r i f i rˆ i Resposta do circuito bom

Figuras de mérito em testes de CI 32 Detecção de Falha Uma falha é detectada quando, para um mesmo padrão de teste, a resposta do CUT difere da do circuito sem falha (circuito bom) t i f i CUT r i rˆ i Falho

Figuras de mérito em testes de CI 33 Cobertura de falhas É a razão entre o número de falhas detectadas por uma sequência de teste e número total de falhas consideradas. FC F F detectadas Totais T { t, t2, t3, t4, t5, tn 6} f f 2 CUT f 3 f4 f k 5 FC,6 (6%) É uma das mais importantes medidas de efetividade de uma sequência de teste 3 5

Figuras de mérito em teste de CI 34 Tempo de aplicação de teste Dada uma sequência de teste: T { t, t2, t3,..., t n É o tempo necessário para aplicar T ao CUT. } T { t, t2, t3,..., t n } CUT t t 2 t 3... t n t Tempo de teste

Teste de circuito digital puramente combinacional 35 Teste por clock De instante a instante, de acordo com pulsos de clock, um vetor de teste é aplicado. T { t, t2, t3,..., t n } CUT combinacional t t 2 t 3... t n t Tempo de teste

Teste de circuitos digitais sequenciais 36 Scan Test (teste por varredura) Modelo de um circuito digital sequencial CUT sequencial Entradas Primárias : Lógica Combinacional : Saídas Primárias FF FF FF

Teste de circuitos digitais sequenciais 37 Scan Test (teste por varredura) Modelo de um circuito digital sequencial com scan test Cada Flip-Flop é transformado em um Flip-Flop de Scan com a inserção de um MUX CUT sequencial Entradas Primárias : Lógica Combinacional : Saídas Primárias FF FF.. FF

Teste de circuitos digitais sequenciais 38 Scan Test (teste por varredura) O tempo de teste depende do comprimento p da cadeia de scan CUT sequencial T { t, t2, t3,..., t n } : Lógica Combinacional : Saídas Primárias FF FF 2.. FF p

Teste de circuitos digitais sequenciais 39 Scan Test (teste por varredura) Exemplo T { t, t2} CUT sequencial Lógica Combinacional Saídas Primárias

Teste de circuitos digitais sequenciais 4 Scan Test (teste por varredura) Exemplo T { t, t 2 } CUT sequencial Lógica Combinacional Saídas Primárias º Clock

Teste de circuitos digitais sequenciais 4 Scan Test (teste por varredura) Exemplo T { t, t 2 } CUT sequencial Lógica Combinacional Saídas Primárias 2º Clock

Teste de circuitos digitais sequenciais 42 Scan Test (teste por varredura) Exemplo T { t, t 2 } CUT sequencial Lógica Combinacional Saídas Primárias 3º Clock Vetor de teste () aplicado ao CUT

Teste de circuitos digitais sequenciais 43 Scan Test (teste por varredura) Exemplo T { t, t 2 } CUT sequencial Lógica Combinacional Saídas Primárias 4º Clock Obtenção da resposta ao teste

Teste de circuitos digitais sequenciais 44 Scan Test (teste por varredura) Exemplo T { t, t 2 } CUT sequencial Lógica Combinacional 5º Clock Deslocando a resposta ao teste para a saída

Teste de circuitos digitais sequenciais 47 Scan Test (teste por varredura) Exemplo T { t, t 2 } CUT sequencial Lógica Combinacional Assim, após 7º clocks o teste é aplicado e a resposta é obtida na saída TEMPO DE APLICAÇÃO DE UM TESTE = 3++3 = p + + p = 2p+

Teste Externo Clássico 48 Problemas: Tecnologia do Testador anterior ao do chip a ser testado Frequência de operação do testador limitada ( 2MHz) Largura de banda do TAM limitada CHIP Testador (ATE) Padrões de Testes Respostas CUT TAM Test Access Mechanism

BIST (Built-In Self-Test) 49 Autoteste Embutido Gerador de Padrões de Teste (TPG) CIRCUIT UNDER TEST (CUT) Analisador de Respostas (ORA) Ok/Falho BIST: Built-In Self-Test

BIST (Built-In Self-Test) 5 Autoteste Embutido Testador (ATE) Start Ok/Fault Padrões de teste CHIP CUT Respostas TAM Test Access Mechanism

BIST (Built-In Self-Test) Autoteste Embutido Vantagens Testador (ATE) Pode-se usar testadores simples e mais baratos Start Ok/Fault Padrões de teste Respostas TAM Test Access Mechanism CHIP CUT 5 TAM do testador sem complexidade ( bit de start e de OK/Fault) At-speed Testing Normalmente, o TPG e ORA operam na frequência do circuito Melhoram a eficiência do teste, pois podem detectar falhas que aparecem somente em alta frequência de operação Habilitam testes em campo Reduzem o custo de teste

BIST (Built-In Self-Test) Autoteste Embutido Desvantagens Consomem área de chip Hardware Overhead (HO)= fração de área consumida HO Quantidade de dies/wafer Valores de HO usuais Testador (ATE) Para circuitos com <. transistores Start Ok/Fault Padrões de teste Respostas TAM Test Access Mechanism CHIP CUT 52 a 5% Para circuitos com >. transistores < % Pode ocasionar degradação no desempenho do chip Requer maior esforço de projeto (design)

BIST (Built-In Self-Test) 53 Estrutura básica de um TPG para BIST + CUT TPG baseado em LFSR = Linear-Feedback Shift-Register O estado inicial do LFSR é chamado de seed

BIST (Built-In Self-Test) 54 Estrutura básica de um TPG para BIST + CUT TPG baseado em LFSR = Linear-Feedback Shift-Register

BIST (Built-In Self-Test) 58 Estrutura básica de um ORA para BIST + T { t, t2, t3,..., t n } CUT + + ORA baseado em MISR = Multi-Input Shift-Register

BIST (Built-In Self-Test) 59 Estrutura básica de um ORA para BIST + T { t, t2, t3} CUT + + ORA baseado em MISR = Multi-Input Shift-Register

BIST (Built-In Self-Test) 64 Estrutura básica de um ORA para BIST + T { t, t2, t3} CUT + + O estado final do MISR é chamado de Assinatura do CUT

BIST (Built-In Self-Test) 65 Teste por Assinatura Padrões de teste CUT Respostas MISR Assinatura do CUT S CUT Assinatura do Circuito Bom S BOM Comparador Ok se S CUT =S BOM Faulty se S CUT S BOM

BIST (Built-In Self-Test) 66 Autoteste Embutido com teste de assinatura CHIP Testador (ATE) Start Assinatura Padrões de teste CUT Respostas

Modelos de falhas em CIs digitais 67 Defect, Fault, Erro e Failure Defect ( falha física) Defeito físico que ocorre no processo de manufatura de um sistema. Ex: curto-circuito entre interconexões. Fault ( falha lógica) Manifestação lógica de um defeito. Erro Ex: interconexão fixa em um determinado estado lógico (,). Manifestação de uma falha que resulta em estados ou respostas incorretos do circuito. Failure Ex: Estado da saída de um porta com valor que não corresponde a sua tabela da verdade Avaria do sistema como um todo, ou seja, o sistema não realiza sua função desejada. Defect Fault Erro Failure

Modelos de falhas em CIs digitais 68 Em geral, a detecção de todos os defeitos físicos em um CI não é viável (quiçá, possível). Em geral, adota-se um modelo de falhas lógicas. F f, f, f, f,..., f } { 2 3 4 # F O teste consiste em verificar se falhas lógicas existem!

Classificação de falhas 69 Classificação Falhas lógicas (logic faults) São aquelas que afetam a função lógica do sistema Falhas de atraso (delay faults) São aquelas que afetam a velocidade operacional do sistema

Defect e logic faults 7 Quais as vantagens em se modelar falhas físicas (defects) em falhas lógicas? A complexidade é altamente reduzida Pois diferentes tipos de falhas físicas podem ser modeladas em uma mesma falha lógica. Alguns modelos de falhas são independente da tecnologia O mesmo modelo pode ser aplicados em várias tecnologias Os procedimentos de testes ou de diagnóstico desenvolvidos são válidos mesmo que se tenha uma mudança de tecnologia Testes derivados de falhas lógicas podem ser usados para falhas físicas mesmo que seus efeitos: Não sejam completamente entendidos, ou Seja muito complexo para ser analisado.

Classificação de falhas 7 Modelo de falhas estruturais É definido em conjunto com um modelo estrutural do circuito e o efeito das falhas estruturais se dá pela modificação do comportamento entre as interconexões entre seus componentes Circuito aberto Modelo de falhas funcionais É definido em conjunto com um modelo funcional do circuito e o efeito das falhas funcionais se dá pela modificação da tabela verdade de um componente ou pela inibição de uma operação RTL

Classificação de falhas 72 Falhas transientes São aquelas de duração limitada, causadas por mal funcionamento temporário ou por alguma interferência externa. Tais falhas podem ser também intermitentes, ocorrendo repetidamente por curtos intervalos de tempo. Falhas permanentes São aquelas que uma vez que o componente ou interconexão falha, esta nunca volta a operar corretamente.

Modelos de falha 73 Modelo de falha Stuck-At É o modelo mais antigo e mais simples e que considera que uma dada linha do circuito pode ter uma falha que fixar seu estado em ou lógico. Tipos de falhas Stuck-At Stuck-At- s-a- Stuck-At- s-a- Exemplo

Modelos de falha 74 Exemplos de falhas Stuck-AT

Modelos de falha 75 Modelo de falha em ponte (Bridging faults) Quando um curto é entre duas linhas, ambas estão em mesmo nível lógico, este defeito é modelado como uma falha em ponte e normalmente cria uma nova função lógica.

Modelos de falha 76 Modelo de falhas Stuck-Open e Stuck-On

Modelos de falha 77 Importância do Modelo de Falhas Stuck-At Representa várias falhas físicas diferentes É independente da tecnologia O conceito de uma linha de sinal ser fixar em um nível lógico pode ser aplicado em qualquer modelo estrutural Experiências mostram que testes que detectam falhas Stuck-At detectam falhas não-clássicas também. Comparados com outros modelos, o número de falhas Stuck-At de um circuito é pequeno. Pode ainda ser reduzido usado técnica de faultcollapsing Falhas Stuck-At podem ser utilizadas para modelar outros tipos de falhas.

Modelos de falha 78 Exemplo: Uma falha em ponte ou stuck-on pode ser modelada como stuck-at

Modelo de falha Stuck-At 79 Modelo stuck-at de falha única (Single Stuck-At model) Uma única linha do circuito poder ter um tipo de falha AS. Modelo stuck-at de falhas múltiplas (Multiple Stuck-At model) Várias linhas do circuito podem ter falhas SA

Modelo de falha Stuck-At 8 Em geral, usa-se o Modelo stuck-at de falha única (Single Stuck-At model), pois Se um teste obtém uma boa cobertura de falha para Single Stuck-At, é provável que este também prover para Multiple Stuck-At OBS: Existem casos específicos que um teste que detectam uma falha única pode não mais detectá-la na ocorrência de uma outra falha. Fault Masking

Equipe de design X Equipe de teste 8 º Design Depois, teste

Equipe de design e Equipe de teste 82 Atualmente, Design-for-testability O desenvolvimento do design é em conjunto com o desenvolvimento do teste, pois Sem teste, sem produto no mercado

Obrigado!!!! 83 Contatos: protasio@cear.ufpb.br Laboratório de Microengenharia/UFPB Caixa Postal 588, Campus I - Cidade Universitária CEP: 585-97, João Pessoa PB +55(83) 345 25