Electrónica /2007

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1 2006/2007 FEUP/DEEC 4º/MIEEC Vítor Grade Tavares Aula 2: Projecto de Circuitos Integrados Sumário: Dispositivos electrónicos numa perspectiva histórica. Lei de Moore e estado actual da tecnologia CMOS. Fluxo de projecto de um circuito integrado. Representação e simulação de circuitos. Inversor lógico. Característica. Margens de ruído. Tempos de propagação. 2 1

2 Dispositivos na história da electrónica Na origem do primeiro dispositivo electrónico de relevo. Thomas Edison Primeira lâmpada incandescente Primeiro passo para a construção do díodo. 3 Dispositivos na história da electrónica Válvula díodo Sir John Ambrose Fleming 4 2

3 Dispositivos na história da electrónica Válvula amplificadora - Audion (tríodo). Lee De Forest 5 Dispositivos na história da electrónica Transístor de ponto-contacto John Bardeen, William Shockley e Walter Brattain Primeiro transístor em ponto-contacto de germânio 6 3

4 Dispositivos na história da electrónica Transístor de junção Gordan Teal & Morgan Sparks (puseram em prática a ideia de Shockley para um transístor de junção) 7 Dispositivos na história da electrónica Primeiro circuito integrado Jack St. Clair Kilby oscilador simples com 5 componentes integrados em germânio. 8 4

5 Dispositivos na história da electrónica 1º Circuito integrado planar Primeiro circuito IC planar (Silício - Fairchild-1961) Flip-flop 9 Dispositivos na história da electrónica Primeiro µp da Intel k3 transístores, 108kHz, 13,5mm 2 µp da Intel Pentium IV. 55M transístores, 1,8GHz, 131mm

6 Evolução tecnológica e Lei de Moore Lei de Moore: Gordon Moore cofundador da INTEL - vaticinou o início da produção em massa de CIs. Em 1965 e de novo em 1975, previu que a complexidade (número de transístores) dos CIs duplicaria a cada 18 a 24 meses. 11 Lei de Moore: Verificação Na realidade esta lei tem sido, em certa medida, verificada. O desempenho e complexidade tem aumentado sem que no entanto se observem aumentos significativos, por vezes até decréscimos, no custo final. Estes factores têm contribuído para um crescente aumento da relação desempenho/custo. Fonte Intel:

7 Lei de Moore: Limite O processo que tem servido de base para as industrias de semicondutores nos últimos 30 anos, a tecnologia planar CMOS, está a atingir o limite fundamental. Com a introdução de novos materiais na estrutura básica do CMOS, é possível continuar a melhorar o processo por mais 10 ou 15 anos, implicando, inevitavelmente, a investigação de novas estruturas. (Fonte: Semiconductor Industry Association). Dificuldades da continuada minimização do L min : Limite na estrutura atómica - FIM, mas até lá: Produção de máscaras para dimensões cada vez menores (já estamos a 65nm, a mover-se para os 25nm). Menores dimensões dos transístores tem implicações na potência (as tensões de ruptura diminuem). Maiores correntes de fugas. Quantos mais transístores por unidade de área, maior é a dissipação de potência no chip final (problemas nas interligações de cobre, podem falhar). 13 Lei de Moore: Limite (cont.) Reposta: Procura de novos materiais dieléctricos para redução das correntes de fugas. Novas estruturas para os transístores (e.g.: MOS trigates redução das correntes de fugas). Outras formas de interligação eléctrica. CIs tridimensionais. Novas técnicas de litografia (e.g.: Extrema Ultravioletas (EUV) com comprimentos de onda na ordem de 13,5nm que permitem resoluções inferiores a 10nm). 14 7

8 Lei de Moore: Limite (cont.) Está então o CMOS com os dias contados? Não: Novas técnicas e tecnologias (e.g.: nanotubos) demoram a chegar ao mercado. O preço do CMOS é praticamente imbatível As MEMs estão a chegar ao CMOS. Os sistemas RF estão a chegar ao CMOS. Em suma: É uma tecnologia barata, com níveis de integração elevados onde há muito por explorar. Conclusão: Ainda vai perdurar uns bons anos, vale a pena investir. 15 I- Como tornar possível um CI com milhões de dispositivos? 16 8

9 Níveis de abstracção no desenho de circuitos integrados Sistema IC FINAL FILTRO Módulo ADC OPAMP Circuito DAC SOMADOR PORTA LÓGICA Componente ao Nível FET TENSÃO REF. do Dispositivo JFET Tecnologia/ Dispositivo BJT MOSFET 17 Fluxo de projecto Ideia Simulação funcional do circuito/sistema Identificação dos blocos constituintes Abordagem a partir do transístor (bottom-up) Abordagem a partir da descrição alto-nível (top-down) 18 9

10 Abordagem Bottom-up Desenvolvimento de sub-blocos (captura esquemática) Simulação ao nível do transístor Desenho físico (layout) Extracção eléctrica Desenho físico vs esquemático (LVS) Simulação do esquema extraído 19 Abordagem Top-down Descrição em linguagem de alto nível Síntese e mapeamento com bibliotecas Captura esquemática Descrição ao nível de células básicas Simulação Placement and Routing, extracção Simulação do esquema extraído 20 10

11 Verificação final, prototipagem, teste e fabrico Placement & routing Verificação de todo o circuito Envio para fabrico (tape-out) Protótipo Teste Fabrico 21 Abordagem Full-Custum Especificações Projecto preliminar Layout (nível do transísitor) Extracção de parasitas Simulação eléctrica S Simulação eléctrica Ajustamentos N Aceitável? Aceitável? S N Fabrico e teste Em qualquer das situações descritas, as ferramentas de software são fundamentais, não só para o desenho estrutural dos circuitos (CAD), mas também para simulação (e.g. Spice para simulação eléctrica) 22 11

12 CI típico Wafer Pads: Contactos para ligação aos pinos externos do encapsulamento. Pode possuir circuitos de drive de sinal e quase sempre possui circuitos de protecção para descargas electrostáticas (ESD). Circuitos internos 23 Representação e simulação de circuitos: Níveis de abstracção. TIPOS DE SIMULADORES: Nível comportamental Nível do transistor Nível do macromodelo - A+ A + H= - 1 jwcr + H ISA: Instruction level simulator RTL: register-transfer-level Nível físico LÓGICOS: nível da porta lógica e do interruptor Defeito físico ELÉCTRICOS: nível eléctrico e temporal 24 12

13 Representação e simulação de circuitos: Níveis de abstracção (cont.). ISA: Usado para simulação ao nível das instruções (µp). Trata-se de um simulador funcional. RTL: Simulação da arquitectura ao nível do registo (registos, contadores, circuitos sequenciais, etc ). Geram-se os vectores de teste para o nível seguinte. Lógicos: Simulação ao nível das portas lógicas (AND, OR, ) dos blocos especificados ao nível RTL. Também se fazem aqui algumas análises temporais, nomeadamente as questões de atraso. Eléctricos: Simulação ao nível do transístor. Os níveis RTL e Lógico são descritos por linguagens formais de descrição de hardware (HDL) VHDL ou Verilog (muito parecido com programação C, embora não se possa afirmar que HDL é uma linguagem de programação). Embora a simulação analógica se detenha muito pela simulação eléctrica, é perfeitamente possível fazer-se descrição comportamental e estrutural de circuitos analógicos em HDL 25 II- Introdução à electrónica digital 26 13

14 MOSFET revisitado Tríodo G Óxido da porta β factor de ganho do transístor D S V gs > V t - fonte 2 2 ' W V DS ' W VDS I D = µcox VGS VT VDS = kn VGS VT VDS L 2 L 2 k n(p) transcondutância intrínseca do processo µ n(p) mobilidade superficial V T tensão de limiar de condução (V SB =0) C ox capacidade unitária do óxido ( = ε ox / t ox ) ε ox = 3.97 x 8,85 af/µm ( ) ( ) L porta corrente Lef V ds < V gs - V t - + I d V d dreno Substracto p Em SPICE KP UO VTO TOX 27 MOSFET revisitado (cont.) Saturação V gs > V t - + V ds(sat) = V gs - V t I D 1 2 GS T ( V V ) ( λv ) = β 1+ 2 DS fonte porta corrente V d dreno I d Óhmica, linear porta V ds > V gs - V t saturação fonte dreno I d λ coeficiente de modulação do canal Em SPICE LAMBDA 28 14

15 Modelo 3 SPICE.MODEL CMOSN NMOS LEVEL=3 PHI= TOX=1.5500E-08 XJ= U TPG=1 + VTO= DELTA=2.8860E-01 LD=1.4620E-07 KP=1.3073E-04 + UO=586.8 THETA=1.2630E-01 RSH=6.5460E+01 GAMMA= NSUB=6.8590E+16 NFS=5.9090E+11 VMAX=1.7180E+05 ETA=3.0990E-02 + KAPPA=1.1200E-01 CGDO=4.8856E-10 CGSO=4.8856E-10 + CGBO=1.8683E-10 CJ=4.3834E-04 MJ=4.4089E-01 CJSW=3.6727E-10 + MJSW=1.3661E-01 PB=9.5242E-01 * Weff = Wdrawn - Delta_W * The suggested Delta_W is E-07.MODEL CMOSP PMOS LEVEL=3 PHI= TOX=1.5500E-08 XJ= U TPG=-1 + VTO= DELTA=9.4730E-01 LD=1.2110E-07 KP=3.4910E-05 + UO=156.7 THETA=1.2610E-01 RSH=3.1100E+01 GAMMA= NSUB=2.6200E+16 NFS=7.1480E+11 VMAX=2.4080E+05 ETA=4.7210E-02 + KAPPA=9.9100E+00 CGDO=4.0469E-10 CGSO=4.0469E-10 + CGBO=1.2532E-10 CJ=6.1840E-04 MJ=4.7941E-01 CJSW=4.3800E-10 + MJSW=4.2083E-01 PB=8.9453E-01 * Weff = Wdrawn - Delta_W * The suggested Delta_W is E Modelo simples: Transístor como resistência Para R n temos de considerar a curva característica do MOSFET. Consideremos ainda que o dreno possui como carga um condensador e que a fonte do NMOS é ligada à massa. Assumindo que a saída está inicialmente a V1 (normalmente a/ou próximo de ), então o condensador descarrega com uma corrente cujo perfil é indicado a sólido na curva característica. No entanto, vamos, por questões de simplificação, tomar a resistência média de descarga que se encontra representada na figura a tracejado G D S W 1 IDS = Kp ( V ) 2 T L 2 D S R n O modelo resistivo para o MOSFET é bastante simples, mas de eficácia muito relativa. No entanto, pela sua simplicidade, é uma ferramenta muito interessante para analisar circuitos lógicos e que apesar de tudo, apresenta resultados que serão da ordem de grandeza dos valores simulados. O modelo assume ainda que o comutador comuta de uma forma instantânea a /2 da tensão de porta. I DS V i V GS = V i V GS =0 1/R n V V DS DD 30 15

16 Modelo simples: Transístor como resistência (cont.) Cox/2 0V G 3/2Cox D C L +C ox 0V C L R n Cox/2 Para o modelo de capacidades considera-se que o transístor opera fundamentalmente na região de funcionamento em tríodo. Nesta circunstância, as capacidades C gs e C gd tomarão o valor C ox /2. Como a capacidade C gd irá estar sujeita a uma variação de tensão de 2V dd, esta pode ser vista como duas capacidades à massa, uma na entrada e outra na saída, de valor 2C gd. s 31 Figuras de mérito temporais V i Tempos de subida e descida: t LH e t HL Tempos de propagação: t plh t phl t t plh e t phl 90% 50% t p =(t phl +t plh )/2 10% t LH t HL t 32 16

17 O Inversor R p R p 1 0 0V 0V R n R n 33 Inversor: Característica v SGp v GSn 34 17

18 Inversor: Característica (cont.) M1 e M2 off V sp VTp =V i M1: Tríodo M1: Sat. M2: Sat. M2: Tríodo. =V i + V Tp =V i -V Tn M1 e M2 off V i M 1 M 2 V Tn V V i sp Ponto de comutação. β n 2 V sp 2 β p 2 ( V V ) = ( V V ) = sp p Tn β n V β Tn ( V ) βn β p Tp sp Tp 35 Inversor: Característica (cont.) H Os pontos de declive 1 na característica definem os locais da inversão do ganho (em módulo, de Declive -1 menor do que 1 para superior a 1). Se V i <V il, então esse sinal será atenuado para a saída do inversor. Se pelo contrário V i for perturbado ao ponto de ultrapassar V il (mas ainda inferior a V sp ), essa perturbação será amplificada para a saída da porta lógica, propagando-se para as portas subsequentes. Quer isto V dizer que facilmente esta perturbação i V il V ih poderá ser interpretada como um nível lógico errado. Sendo assim, V il representa a máxima tensão de entrada Nível lógico 0 Nível lógico 1 que ainda pode ser interpretada como um nível lógico 0 (o mesmo se aplica a Indefinido V ih ). Podem-se então definir bandas de ruído admissíveis para o sinal de entrada NM H = VoH V e para os quais não haverá interpretação ih errada do nível lógico. Estas bandas NM = V V designam-se por margens de ruído. L L il OL 36 18

19 Inversor: Característica (cont.) NM NM H L = V = V oh il V V ih OL V OH =; V OL =0 V il (M1: Tríodo; M2: Sat.): Situação de simetria: K K p n W L p p L W n n =1 V V il ih 3 3VTp + 5V Tn = 8 V ih (M1: Sat.; M2: Tríodo): 5 5VTp + 3V Tn = 8 37 Inversor: Resposta dinâmica R p 3/2C oxp V i V i C L 3/2C oxn R n CT C T =C L +C oxn +C oxp C oxn = C oxn W N L N C oxp = C oxp W P L P 38 19

20 Inversor: Resposta dinâmica (cont.) Resposta ao degrau 50% C T C T =C L +C oxn +C oxp C oxn = C oxn W N L N C oxp = C oxp W P L P V i t phl = 0,7R C 2LN W K V N n dd N C T T R p V i C T t plh = 0,7R C 2LP W K V P p dd P C T T C T =C L +C oxn +C oxp C oxn = C oxn W N L N C oxp = C oxp W P L P 50% t phl p ( t t ) 1 t = + 2 phl plh 50% 50% t plh 39 Inversor: Resposta dinâmica (cont.) 10% 90% Resposta ao degrau C T t HL C T =C L +C oxn +C oxp C oxn = C oxn W N L N C oxp = C oxp W P L P V i t HL = 2,2R C N n N 2LN 2 W K V dd T C T V i R p 10% 90% C T t LH = 2,2R C P p P 2LP 2 W K V dd T C C T =C L +C oxn +C oxp C oxn = C oxn W N L N C oxp = C oxp W P L P T t LH 40 20