Entrada e Saída. Walter Fetter Lages.

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Francisco Fartaria
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1 Entrada e Saída Walter Fetter Lages w.fetter@ieee.org Universidade Federal do Rio Grande do Sul Escola de Engenharia Departamento de Engenharia Elétrica ENG04008 Sistemas de Tempo Real Copyright (c) Walter Fetter Lages p.1/17

2 Introdução Sistemas de tempo real usualmente tem como objetivo o controle de dispositivos de I/O Acessos a dispositivos de I/O usualmente possuem exigências de temporização Diferentes perspectivas do hardware Interface física Interface de programação Device drivers Dispositivos de caractere Dispositivos de bloco Copyright (c) Walter Fetter Lages p.2/17

3 Mecanismos de I/O Programmed I/O (PIO) Polling Arquitetura com barramentos de I/O e Memória Independentes Multiplexados Arquitetura com barramento único I/O mapeado em memória Instruções privilegiadas Interrupções Acesso direto à memória (DMA) Chanal de I/O Copyright (c) Walter Fetter Lages p.3/17

4 PIO Menor latência possível Alta carga para a CPU Pouco overhead Em sistemas multitarefa pode-se ter uma tarefa exclusivamente para fazer o polling Do ponto de vista das outras tarefas é semelhante a uma interrupção Hardware mais simples Boa previsibilidade temporal Copyright (c) Walter Fetter Lages p.4/17

5 Interrupções Mascaráveis x não mascaráveis Ativas por nível x ativas por borda Latência dependente da arquitetura da CPU e do software de tratamento de interrupção Baixa carga para a CPU Overhead considerável se o tratamento de I/O for simples Prioridade Copyright (c) Walter Fetter Lages p.5/17

6 DMA Baixa carga para a CPU Baixo overhead Não se presta para I/O interativo Frequentemente utilizado com interrupções para sinalizar o fim da transferência de um bloco de dados Uso de DMA pode comprometer a previsibilidade do sistema de tempo real Copyright (c) Walter Fetter Lages p.6/17

7 Modos de DMA Transferência única Transferência em bloco Transferência por demanda Transferência memória-memória Copyright (c) Walter Fetter Lages p.7/17

8 Canais de I/O Processador de I/O que faz a interface com os dispositivos Processador de I/O executa um programa carregado pela CPU principal Baixa carga para a CPU Baixo overhead Baixa latência Se a memória de código for compartilhada com a CPU causa imprevisibilidade Copyright (c) Walter Fetter Lages p.8/17

9 Tratamento de Interrupções Chaveamento de contexto Preserva o estado da tarefa que estava executando Básico Apenas o contador de programa é salvo/restaurado Parcial Contador de programa e alguns registradores são salvos Completo Vetor de interrupção Eventualmente utilizado para priorização Copyright (c) Walter Fetter Lages p.9/17

10 Tratamento de Interrupções Compartilhamento Encadeamento de rotinas de tratamento Identificação do dispositivo Escalonamento Interrupções rápidas Reescalonamento Botton-halves Interrupção faz um pré-tratamento imediato e marca um bottom-half para fazer o house-keeping Copyright (c) Walter Fetter Lages p.10/17

11 Drivers de Dispositivos Fornecem uma interface uniforme para os níveis superiores do software Definem um conjunto de operações que devem/podem ser suportadas Mapeamento das operações suportadas pelo driver nas operações suportadas pelo dispositivo Virtualização de dispositivos de I/O Através do driver Hardware Abstraction Layer Copyright (c) Walter Fetter Lages p.11/17

12 Relógio Manter hora Temporizar o chaveamento de tarefas Registrar o uso da CPU Profiling Time-stamping de mensagens Copyright (c) Walter Fetter Lages p.12/17

13 Temporizadores Usualmente em sistemas de tempo real tarefas precisam ser executadas em instantes específicos Hardware Simulados em software Lista ligada ordenada por instante de expiração Watchdog Copyright (c) Walter Fetter Lages p.13/17

14 Níveis de Privilégio no ix86 Copyright (c) Walter Fetter Lages p.14/17

15 Proteção de I/O no ix86 Existe um nível de privilégio de I/O Apenas processos com nível de privilégio menor ou igual podem executar instruções de I/O Associado a cada processo pode existir um bitmap de permissões de I/O Apenas as portas habilitadas podem ser acessadas Hardware Virtual Virtualização de dispositivos Copyright (c) Walter Fetter Lages p.15/17

16 Verificação de Privilégios Copyright (c) Walter Fetter Lages p.16/17

17 I/O Permission Bit Map Copyright (c) Walter Fetter Lages p.17/17

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