Manipulação de Exceções e Interrupções em Processadores de Alto Desempenho. Thiago William Machado Orientador: Ricardo R. Santos

Transcrição

1 Manipulação de Exceções e Interrupções em Processadores de Alto Desempenho Thiago William Machado Orientador: Ricardo R. Santos

2 Roteiro Introdução e Motivação Objetivos do Trabalho Conceitos Técnicas Estudadas Trabalhos Futuros

3 Introdução e Motivação Processadores de Alto Desempenho têm sido um realidade. Porém: Desproporção entre o incremento de transistores em um chip e desempenho Uma das razões para tal é o impacto de eventos não esperados pelo processador Então é necessário desenvolver técnicas que detectem esses falhas e as corrijam

4 Objetivos do Trabalho Levantamento bibliográfico Implementar técnicas para manipulação de Exceções e Interrupções Escolher uma ferramenta para simulação (full Systems) Avaliar desempenho das técnicas com outras encontradas na literatura

5 Conceitos Uma exceção é um evento INTERNO não esperado pelo processador Ex. divisão por zero, overflow Uso de instruções indefinidas Uma interrupção é um evento EXTERNO não esperado pelo processador Ex. Qualquer solicitação de dispositivos de entrada e saída (mouse, teclado..)

6 Técnicas Estudadas Técnicas para detecção/tratamento de falhas e erros Core Disabling Desabilita o núcleo que gerou a falha Desvantagem é óbvia: perda de recursos de processamento Core Sparing Núcleos extras são mantidos em standby caso ocorra falhas Consome considerável área do processador e não gera benefícios econômicos Core Salvanging Núcleo defeituoso continue a operação Algumas técnicas foram propostas: desabilitar os estágios defeituosos em um pipeline; outras técnica utiliza recursos alternativos ou de reposição Core Salvaging com Redundância da Arquitetura Core Salvaging com Redundância da Microarquitetura

7 Técnicas Estudadas DCE (Dual Core Execution) O programa é executado duas vezes Possui os núcleos front e back Tolerância a falhas feita pelo processador back Utiliza um pré-processamento que é especutativo Back reexecuta as instruções para obter melhor precisão Caso ocorra falha os processadores retrocedem para o estado atual da arquitetura

8 Técnicas Estudadas - Interrupções Em computadores convencionais segue a seguinte lógica 1. Dispositivo requisita a interrupção para o controlador do mesmo 2. Controlador inicia o dispositivo e quando terminar de ler/escrever os bytes envia um sinal para o controlador de interrupção 3. Quando o controlador de interrupção estiver pronto ele envia para a processador qual foi o dispositivo que ordenou a interrupção Em processadores de alto desempenho pode ser um tanto mais complicado

9 Técnicas Estudadas - Interrupções Alguns exemplos: Manipulação de interrupções em um 8-processor SoC 2 cluster de 4 núcleo Tipos de interrupções: pinos externos, dos periféricos do chip e dos próprios núcleos 2 tipos de interrupção: fixa e dinâmica Possui um controlador de interrupção que envia a requisição de um interrupção para todos os núcleos ou pra um determinado núcleo O núcleo que responder primeiro trata a interrupção Perda de desempenho Proposta de melhoras: contador que espera (por n ciclos) a resposta para um determinado núcleo Diminuição das respostas desnecessárias Aumento no desempenho geral do processador

10 Técnicas Estudadas - Interrupções Mecanismo de Interrupção Interrupt Affinity Interrupt Affinity é implementado em um Kernel Linux Define um bitmask em Hexa para toda interrupção que determina para onde essa interrupção irá Esse mecanismo direciona e balanceia (estática ou dinâmicamente) as interrupções entre os núcleos Foi aplicado no processador embarcado Arm11 MPCore com até 4 núcleos Depende do dispositivo de distribuição de interrupção do processador Cada interrupção possui uma lista configurável de núcleos mantidos pelo registrador de interrupções que descreve para qual núcleo a interrupção será enviada

11 Trabalhos Futuros Pesquisar mais algumas técnicas Desenvolver técnicas que manipulam (detectam e corrijam) esses eventos Selecionar um simulador (PTLsim, Simplescalar, Simics) Implementar e avaliar desempenho dessas técnicas