Sistemas de Computação e Desempenho (UCE Computação Paralela Distribuída)

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1 Sistemas de Computação e Desempenho (UCE Computação Paralela Distribuída) Arquitecturas Multi-Core João Luís Ferreira Sobral jls@... 9-Dez-2008

2 Hierarquia processador-memória Organização dos diversos níveis de cache em sistemas multi-core Consistência entre os vários níveis de memória Conectividade do processador com o exterior Topologias de interligação entre cores / CPU Barramentos, estrela, híbridos Execução simultânea de vários fios de execução (SMT) Hyper-threading Programação de sistemas multi-core Especificação de actividades paralelas Modelos de consistência da memória

3 Hierarquia processador-memória Cose Partilha de L1, L2 ou L3 entre cores? Com assegurar a coesão caches de diferentes cores? Partilha do barramento de acesso à memória externa? Exemplos: L1 = 32KB+32KB (/Core) L2 = 2MB/4MB/6MB L1 = 64KB+64KB (/Core) L2 = 512K (/Core) L3 = 2MB/6MB

4 OpenSparc T2-8 cores - 64 threads simultâneas (8/core) - 8 bancos de caches L2-4 controladores de memória

5 Hierarquia processador-memória Protocolos de coesão entre caches A utilização de protocolos writeback pode originar valores inconsistentes entre a cache e a memória principal partilhada Os protocolos de coesão de caches asseguram a coesão entre os valores nas caches dos vários processadores e a memória central Coesão baseada em Snooping cada bloco da cache contém informação indicando se é partilhado. Write-invalidate: numa escrita todas as outras cópias são marcadas como inválidas» Gera menos tráfego no barramento (ex. no caso de escritas sucessivas) Write-update: numa escrita as outras cópias são também actualizadas» Reduz a latência nos acessos Falsa partilha: duas variáveis utilizadas por diferentes processadores são mapeadas no mesmo bloco da cache Problema agrava com o aumento da dimensão dos blocos da cache Caches inclusivas torna o snoop no barramento mais rápido

6 Hierarquia processador-memória Exemplo de coesão entre caches do tipo write-invalidate Estado de cada linha: Leitura (Read Only), Leitura/Escrita, Inválida A maior parte dos processadores comerciais utilizam uma variante deste protocolo (MESI), onde o estado ReadOnly está dividido em dois (Exclusive/Shared), indicando se o bloco é partilhado ou não.

7 Hierarquia processador-memória Implementação de operações de sincronização Com uma instrução de permuta atómica Gera um write-miss e um read-miss por ciclo O spin-lock desperdiça ciclos de CPU, não escalando com o número de processadores Exemplo para três processadores

8 Hierarquia processador-memória Implementação de operações de sincronização Com uma instrução de permuta atómica Apenas gera um write-miss quando o valor da variável é alterado

9 Memória partilhada centralizada (CC-UMA, CC-NUMA) Vários processadores partilham um barramento de acesso à memória As caches de cada processador contribuem para reduzir o tráfego no barramento e a latência dos acessos à memória um valor pode estar replicado em vários sítios => são necessários mecanismos para assegurar a coesão entre as caches dos vários processadores e a memória A largura de banda de acesso à memória é partilhada pelos vários processadores => limitação à escalabilidade deste tipo de arquitectura: P r o c e s s o r P r o c e s s o r P r o c e s s o r C a c h e C a c h e C a c h e S i n g l e b u s M e m o r y I / O

10 Memória distribuída processadores conectados por uma rede de interligação (CC- NUMA, passagem de mensagens) Os sistemas interligados por um barramento tendem a limitar o número de processadores que efectivamente podem ser ligados A alternativa reside na utilização de uma rede dedicada à interligação dos vários processadores, possuindo cada processador a sua memória dedicada P r o c e s s o r P r o c e s s o r P r o c e s s o r C a c h e C a c h e C a c h e M e m o r y M e m o r y M e m o r y N e t w o r k

11 Endereços partilhados sobre memória distribuída Implementação mais simples => não fornecer HW para suporte a coesão de cache a cache não é utilizada em a endereços acessos remotos Serviço de directoria que mantém a informação sobre a partilha de cada bloco local de memória: A directoria é distribuída pelos processadores Cada entrada indica os processadores que contêm uma cópia do bloco de memória A invalidação dos blocos efectuada através de mensagens, com base em informação na directoria

12 Redes de interligação Arquitecturas Multi-core Topologias Completamente conectada (requer N 2 comutadores) Anel (requer 2N comutadores) Matriz e hipercubo Multi-nível

13 Redes de interligação Métricas Latência Arquitecturas Multi-core Largura de banda por ligação agregada - soma a largura de banda das ligações que podem ser realizadas simultaneamente de bisecção - obtida dividindo a máquina em dois tipos de nodos: receptores e emissores d (degree) = ligações de cada comutador Diâmetro = máximo número de ligações entre dois nodos (caminho mais curto) Distância média entre dois nodos

14 AMD K10 Integra o controlador de memória do próprio chip e 2 ligações externas (Hyper Transport) para ligação a outros processadores. O Hyper Transport permite a ligação até 8 processadores sem recurso a componentes adicionais: CC-NUMA - a largura de banda disponível para a memória local é superior à disponibilizada pelo Hyper Transport

15 Arquitectura do sistema (tradicional) Largura de Banda da memória: 25.6 GB/s (DDR dual 12.8 Gb/s) O controlador de memória é o gargalo!

16 Intel Core i7 Arquitecturas Multi-core Controlador de memória integrado Barramento QPI para conexão o periféricos ou outros processadores (2 x 12,8 GB/s)

17 Intel 80-core TeraScale Chip para investigação de tecnologias futuras para multi-core, que não pretende ser comercializado Protótipo actual atinge 1 TeraFlop

18 Hyper-Threading Arquitecturas Multi-core Unidade Funcional Super-escalar Multi-processador (2 vias) Hyper-Threading Ciclos de relógio 1 processador = 2 processadores? Não porque parte dos recursos do processador não são duplicados (i.é., são divididos pelos vários fios de execução) (caches, registos internos, buffers internos, etc.)

19 O futuro dos multi-core Arquitecturas Multi-core Aumento do número de cores por chip (100 ou mais) Desafios: Interligação - Como interligar de forma eficiente os core Hierarquia de memória e coesão Partilha de cache pelos core Memória Aumento proporcional ao número de core Programação!!! A tendência actual é para o tipo NUMA Processadores multi-core são mais eficientes em termos energéticos As aplicações do dia-a-dia não beneficiam desta evolução