MEMÓRIA M.1 - HIERARQUIA DE MEMÓRIAS NUM COMPUTADOR DIGITAL

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1 MEMÓRIA M.1 - HIERARQUIA DE MEMÓRIAS NUM COMPUTADOR DIGITAL Quando se caminha no sentido da memória secundária encontramos memórias com maior capacidade, maior tempo de acesso e mais baixo custo/bit. Fig 47 1

2 M.2 - TECNOLOGIA M Características das principais memórias Modos de acesso i) Acesso aleatório Tempo de acesso é o mesmo para todas as palavras. Modo típico de acesso em memória central. Ex.: Memória semicondutora (MOS, bipolar) ii) Acesso sequencial Tempo de acesso depende da localização em memória da palavra à qual se pretende aceder. Típico de memória secundária. Ex.: discos e banda magnética. iii) Acesso associativo Acesso feito só a palavras que tenham um dado conteúdo parcial. Típicamente usado em tabelas de cache ou na memória central em aplicações especiais. 2

3 Tecnologias Item Tecnologia Modo de acesso Persistência Tempo de acesso (Valores indicativos) Registo Electrónica Aleatório Volátil 0,3 ns Cache Electrónica Associativo (por Volátil 0,6 a 1 ns conteúdo) Memória Central Electrónica Aleatório Volátil 2 ns Flash / E2prom Electrónica Aleatório Persistente 1 us Disco magnético Magnética Semi-sequencial Persistente 10 ms Pseudo-aleatório Disco óptico Óptica Semi-sequencial Pseudo-aleatório Persistente 100 ms Banda magnética Magnética Sequencial Persistente s 3

4 M Memórias de acesso aleatório Descodificador de endereços Driver de endereços UNIDADE DE MEMÓRIA Células de memória Sinais de controle interno Driver de escrita Driver de leitura MAR Controle MDR1 MDR2 BUS de endereços BUS de controle BUS de dados Fig 48 MAR - Memory Address Register MDR - Memory Data Register UCM - Unidade de Controle de Memória MDR1 e MDR2 formam normalmente um único registo MDR. Drivers, descodificador e UCM formam os circuitos de acesso da unidade de memória. 4

5 Organização das células de memória Organização a 1 dimensão BUS de endereços DESCO DIFI CADOR C1 Cn Fig 49 cada célula está ligada a uma linha do endereço descodificado capacidade de N bits descodificador com N saídas e n drivers de endereço 5

6 Organização a 2 dimensões C00 C01 C02 C03 DESCO DIFI CADOR X C10 C11 C12 C13 C20 C21 C22 C23 C30 C31 C32 C33 BUS de endereços DESCODIFICADOR Y Fig 50 6

7 Organização a 2 dimensões (cont.) campo de endereços dividido em 2 componentes X e Y, cada um com a x e a y bits respectivamente as células estão dispostas num array rectangular com N x 2ax linhas e N y 2ay colunas. O número total de células é N=N x.n y. Uma célula é seleccionada por coincidência de sinais nas suas linhas de endereço X e Y. A organização 2-D requer menor número de circuitos de acesso que a 1-D. Ex: N x =N y = N 2 N drivers e 2 descodificadores com N saídas. 7

8 Implementação Uma célula de memória semicondutora pode ser implementada com: um flip-flop MOS ou bipolar (estática); um transistor e um condensador (dinâmica). As RAM's dinâmicas são mais baratas e têm alta densidade de integração. Requerem circuitos especiais para refrescamento das células. Desenho de um array de memória Um problema comum a resolver é ter CI's (circuitos integrados) com capacidade de m n bits e precisar de uma memória m' n', sendo m' m e n' n. Símbolo para um circuito de 4 2 bits de memória AE WE Linhas de controle Linhas de endereço A0 A1 M 4x2 Z0 Z1 Saída de dados X0 X1 Entrada de dados Fig 51 8

9 Array de memória de 16 4 bits WE M 4x2 M 4x2 A0 A1 M 4x2 M 4x2 A2 A3 Descod. M 4x2 M 4x2 Enable AN X3 X2 X1 X0 M 4x2 M 4x2 Z0 Z1 Z2 Z3 Fig 52 9

10 M.3 - MEMÓRIA CENTRAL M Generalidades CPU ou canal endereços controle dados UCM MAR MDR Desc. End. RAM Fig 54 10

11 Tempo de ciclo de memória - período mínimo que tem que mediar entre dois acessos consecutivos a memória. A Unidade de Controle de Memória (UCM) é um conjunto de circuitos lógicos (variável de máquina para máquina) que aceita endereços do exterior e lê ou armazena informação na memória. Funções principais da UCM Interface entre a memória e o resto da máquina Fiscalizar a integridade da informação Gestão de memória Protecção de memória 11

12 M.4 - ORGANIZAÇÃO DE MEMÓRIA DE ALTA VELOCIDADE Se o tempo de ciclo de memória for satisfatório pode-se usar a organização tradicional de memória. Se o processador for muito rápido e pretendermos atingir uma maior velocidade de acesso, e admitindo que não se usa uma tecnologia mais rápida teremos que usar memórias paralelas ou cache, ou ambas. Em ambas as organizações se tem por objectivo aumentar a largura de banda da memória. Ambas envolvem o uso de hardware adicional e necessitam que haja uma certa regularidade no seu endereçamento para que se possa atingir o seu objectivo. 12

13 M Memórias paralelas Memória central com 2 módulos CPU endereços dados UCM Unidade de controle de memória MAR0 MDR0 MDR1 MAR1 R A M 0 Endereços pares R A M 1 Endereços ímpares Sistema de memórias paralelas ou multi-memória Fig 56 É qualquer sistema de memória que contenha um número de unidades de memória endereçáveis separadamente. 13

14 Sistema de memória com endereçamento entrelaçado É um sistema multi-memória com m unidades em que os endereços sucessivos são assignados através das unidades, módulo m. Regra de entrelaçamento - assignar o endereço A i à unidade M j se i=j(mod m). m=3 Unidade 0: A 0, A 3, A 6,... Unidade 1: A 1, A 4, A 7,... Unidade 2: A 2, A 5, A 8,... Geralmente: m=2p, os p bits menos significativos do endereço identificam imediatamente a unidade à qual o endereço pertence. 14

15 M Memórias paralelas em multiprocessadores e processadores paralelos Multiprocessador com memórias de endereço entrelaçado CPU 0 CPU 1 CPU n-1 n-1 1 porto 0 U C M Unid. Mem. 0 n-1 1 porto 0 U C M Unid. Mem. 1 n-1 1 porto 0 U C M Unid. Mem. m-1 Fig 57 15

16 Processador paralelo com memórias múltiplas Unidade de controle Proc 0 Proc 1 Proc n-1 Rede de interligações UCM UCM UCM Unid. Mem 0 Unid. Mem 0 Unid. Mem m-1 Fig 58 Como evitar conflitos nos acessos a arrays de dados? Por uma disposição adequada dos arrays em memória, conforme o acesso que se pretende. 16

17 Arrays uni-dimensionais Suponhamos m= Unidades de memória a 1 a 2 a 3 a 4 a 5 a 6 a 7 a 8 a 9 a 10 a 11 a 12 a Acedendo só aos elementos ímpares, a largura de banda é reduzida para metade. Sendo m primo, quaisquer n elementos que estejam distanciados entre si de um valor primo com m podem ser acedidos simultaneamente sem conflitos. Exemplo: m=5 a 1 a 2 a 3 a 4 a 5 a 6 a 7 a 8 a 9 a 10 a 11 a 12 a 13 a 14 a 15 a 16 a 17 a 18 a 19 a 20 Elementos distanciados entre si de 2, 3 ou 4 podem ser acedidos simultaneamente sem conflito. Arrays bidimensionais m unidades de memória 17

18 Pretende-se aceder a vectores com n elementos m=4, n= Unidades de memória a 00 a 01 a 02 a 03 a 10 a 11 a 12 a 13 Straight storage a 20 a 21 a 22 a 23 a 30 a 31 a 32 a 33 Acesso a linhas e diagonais sem conflitos, mas não a colunas Unidades de memória a 00 a 01 a 02 a 03 a 13 a 10 a 11 a 12 Skewed storage a 22 a 23 a 20 a 21 a 31 a 32 a 33 a 30 Acesso a linhas e colunas sem conflitos, mas não a diagonais. Não é possível armazenar uma matriz (n n) em m=n unidades de memória, quando m é par de modo a que se possa aceder arbitrariamente a linhas, colunas e diagonais sem conflitos. 18

19 M Memórias cache Cache - é uma memória de pequena capacidade existente entre a memória central e a CPU, com um tempo de acesso mais rápido do que a memória central e que funciona como um buffer entre CPU e memória central. Objectivo: fazer com que o tempo de acesso médio a memória do ponto de vista do processador seja tão próximo quanto possível do tempo de acesso da cache. "Locality of reference" - durante um curto espaço de tempo os endereços gerados por um programa típico tendem a ficar confinados a pequenas regiões do seu espaço de endereçamento lógico. M Configuração de um sistema com memória cache UCM CPU Cache Memória Central Fig 59 A UCM através de hardware especial, faz a gestão da cache. 19

20 Se quando a CPU acede à cache a palavra não existe lá, um bloco completo é transferido da memória central para a cache. Existirá uma tabela que indica quais os blocos existentes na cache. Algoritmos mais usuais para troca de blocos i) FIFO ii) LRU iii) Aleatório A escrita em memória de blocos alterados na cache (dirty blocks) pode ser feita de duas maneiras: "write back" - espera-se até que o bloco volte à memória central e todo o bloco é ali escrito; "write through" - qualquer escrita numa palavra da cache pela CPU é também efectuada na palavra correspondente de memória central. 20

21 M Organização sectorial TAG 1 sector tags Sectores Blocos bit de validade Sectores CACHE Memória Central CACHE Fig 60 21

22 Cache e Memória Central estão divididas em sectores ou páginas. Sectores são divididos em blocos de poucas palavras. No caso de memórias entrelaçadas é típico a dimensão do bloco estar ligada ao número de módulos, de modo a que todo o bloco possa ser transferido num ciclo de memória, ou num número múltiplo de ciclos de memória. Existe um bit de validade associado a cada bloco para indicar se o bloco pertence ou não ao sector referenciado. O algoritmo de substituição trabalha sector a sector e dentro do sector os blocos têm posições fixas. Uma tag está associada a cada sector, indicando o sector de Memória Central ao qual pertence. 22

23 Acesso da CPU à cache Endereço: (s i, b j, d k ) s i - sector Busca associativa de uma tag que indique que o sector existe na cache b j - índice para um bloco no sector Verificar se o bit de validade é válido. d k - índice para uma palavra no bloco Falta de bloco - trazer o bloco de MC para cache e colocar o "bit de validade" válido. Falta de sector - depois de o algoritmo de substituição escolher o sector a substituir na cache, trazer da cache o bloco b j (s i ), modificar a tag do sector e bit de validade só válido no bloco b j, nos outros blocos do sector será inválido. É utilizado "write through", pois não se pode fazer "write back" bloco a bloco (um bloco inválido pode fazer parte de um sector já substituído e cujo endereço se perdeu na cache). 23

24 M Organização de correspondência directa (Direct Mapping) Não existem sectores. Cada bloco tem a sua própria tag, e tem um lugar fixo na cache. Numa cache de n blocos, os blocos k, k+n, k+2n, etc. da MC são assignados à mesma posição da cache. Quando a CPU acede à cache tem que ver se no endereço (s i, b j, d k ) os s i bits são iguais aos da tag. Não há busca associativa, não há bit de validade nem algoritmo de substituição. Organização simples mas com problemas de eficiência (baixo "hit ratio") se 2 ou mais blocos frequentemente utilizados têm a mesma posição na cache. 24

25 M Eficiência no acesso à cache Cache Hit Ratio ( ) - fracção dos endereços da memória central emitidos pela unidade de controle que podem ser satisfeitos quando do acesso à cache (inclui acesso a instruções e dados). T e = T c. + (1 - ).T m T c - tempo de ciclo de cache T m - tempo de ciclo de memória central T e - tempo de ciclo efectivo da memória 1- "Miss Ratio" S c - Aumento de velocidade devido à cache S c = T T m e T S = m c.t ( 1 ).T T T c m c m 1 = (1- ) 1 1-(1- T T c m ) 25

26 Sc Tm/Tc 2Tm Tm+Tc 1 1/2 1 Fig 62 26

27 Exemplo Estamos a projectar uma cache e pretendemos determinar a sua capacidade. Medimos para um conjunto de programas, supondo caches de 4M e 8Mbytes. 4M = 0,93 8M = 0,97 Supondo T T c m =0,12 S 4M c 1 1 0,88 0,93 5,5 S 8M c 1 1 0,88 0,97 6,85 Aumentando a capacidade da cache de 4 Mbyte obteve-se uma melhoria no aumento da velocidade de: S 8M -S4M c c S4k c 0,24 27

28 M Memórias associativas Acesso associativo - acesso feito pelo conteúdo ou parte do conteúdo e não pelo endereço. Memória associativa ou CAM - memória com acesso associativo, examinando simultaneamente todas as posições de memória e seleccionando as que satisfazem a condição. Chave - campo escolhido para endereçamento de memória. Chave, Dado - estrutura de uma palavra numa memória associativa. 28

29 Memória associativa (2 2) Endereço vindo do circuito de selecção S S 0 1 WE Registo de máscara IE 0 IE 1 S IE ID W 00 WE OD M S WE IE OD W 10 ID M OD 0 Registo de entrada ID0 ID1 S WE S WE IE OD IE OD W W ID M ID M Registo de saída OD 1 Palavra 0 Palavra 1 M M 0 1 Sinais de "match" Fig 63 29

30 Estrutura de uma memória associativa Entrada Reg. Entrada Reg. Máscara ID Memória IE Match Select Circuito de selecção OD Reg. Saída Saída Fig 64 30

31 Célula de uma memória associativa (1 bit) S WE OD M S - Select WE - Write enable IE - Input enable ID - Input data OD - Output data M - Match IE S IE ID WE OD M ID Fig 65 31