CAPÍTULO 10 - HDP-HIERARQUIA DIGITAL PLESIÓCRONA - HDS-HIERARQUIA DIGITAL SÍNCRONA 10.1. HDP - Hierarquia Digital Plesiócrona Da mesma forma como sistemas FDM são arranjados em grupos primário e secundário (arranjo de 5 primários) torna-se necessário definir uma hierarquia digital de preferência padronizada internacionalmente [Feg91]. A HDP em uso no Brasil teve sua origem baseada na hierarquia adotada pela CEPT (Conférence Européenne des Administrations des Portes et Télécommunications) com taxas 2.048 kbits/s, 8.448 kbits/s, 34.368 kbits/s e 139.264 kbits/s. Os dois sistemas primários padronizados pelo CCITT são os de 2,048, 32 canais para a lei A e 1,544, 24 canais para a lei µ. Baseadas nestes dois sistemas tem-se os de ordem superior padronizados na HDP, pelo CCITT: Sistema taxa (kbits/s) n canais vocais taxa (kbits/s) n canais vocais primário 2.048 30 1.544 24 2ª ordem 8.448 120 6.312 96 3ª ordem 34.368 480 44.736 672 4ª ordem 139.264 1.920 274.176 4.032 (Para os sistemas de 3ª ordem 32.064 kbits/s é uma alternativa para 44.736 kbits/s. Todas as demais taxas são aceitas internacionalmente à exceção de 274.176 kbits/s). Vamos descrever, superficialmente, a norma aceita para a geração de sistemas de 2ª ordem, na lei A. Quando os 4 sistemas primários, que gerarão o de 2ª ordem, são controlados pelo mesmo relógio são denominados de síncronos. Como há uma relação fixa de fases entre os sistemas primários, a combinação dos sistemas pode ser efetuada como se indica na figura 10.1. 1
Escrita a 2048 kbits/s Inibição de leitura Leitura a 2112 kbits/s PCM1 PCM2 PCM3 PCM4 Memória Elástica CH 1 CH 2 CH 3 CH 4 MUX Síncrono 8,448 2112 kbits/s CT Código de Trama 2048 kbits/s Figura 10.1 Combinação dos sistemas primários para geração do secundário Como a combinação simples de 4 canais à taxa de 2.048 kbits/s leva à taxa de 8.192 kbits/s, é necessário 1 bit adicional a cada 32 para recheio (stuffing) e controle para se atingir a taxa de 8.448 kbits/s. Uma possibilidade (didática apenas) seria: 8CT/256I/8D 1 /256I/8D 2 /256I/8D 3 /256I/8D 4 /256I/8D 5 /4SD/252I onde: CT I D i : bits de código de quadro : bits de informação : bits de controle de stuffing com i=1,2,..,5 SD : locação dos stuffing bits Para sistemas síncronos a informação ocupa as locações denominadas de I e SD. Os bits alocados em CT são utilizados para código de quadro (alinhamento) e os em D i podem ser utilizados para alarme e supervisão. Evidentemente nem sempre os 4 sistemas primários a serem combinados são síncronos. Os relógios dos 4 sistemas podem ser derivados de fontes diferentes, porém estarão restritos dentro de intervalos finitos. Diz- 2
se nesse caso que os sinais são plesiócronos. O formato acima, denominado de "recheio positivo-negativo", fornece uma forma de transmissão para este caso. Suponhamos então que a taxa de escrita em uma das memórias decresça lentamente. Isto significa que menos informação é escrita do que lida. Este fato é compensado lendo-se a memória em todos os tempos alocados exceto os assinalados por SD. Evidentemente o receptor deve ser comunicado de que SD não contém informação e deve ser ignorado. Este fato é transmitido ao receptor pelos bits D 1 à D 4. O processo denomina-se de "recheio positivo" pois efetivamente um bit extra é colocado na locação SD. Suponhamos agora que a taxa de escrita em uma das memórias aumente lentamente. Isto significa mais informação é escrita do que lida. Este fato é compensado lendo-se a memória em todos os tempos alocados I, SD e adicionalmente em D 5. O receptor é avisado deste fato pelos bits D 1 à D 4. O processo denomina-se de "recheio negativo". O formato mencionado, "recheio positivo-negativo", tem a vantagem de se adaptar para todas as situações possíveis, inclusive o sincronismo. A desvantagem é que o sistema descrito é relativamente complexo. Um outro formato com complexidade hardware menor é o abaixo descrito (recomendação CCITT): 12CT/200I/4D 1 /208I/4D 2 /208I/4D 3 /4SD/204I O código de quadro é de 10 bits (1111010000) e os dois bits restantes (de CT) são usados para controle. Em cada quadro (de 848 bits) 820 bits são de informação, 12 de controle de stuffing e 4 de stuffing bits. Desta forma pode-se ter 820 à 824 bits de informação por quadro e isto é informado pelos bits de controle de stuffing. Verifica-se que no período de 3 1 um quadro: 848 (8.448 10 ) = 100,379µ s, nominalmente ter-se-iam (com a tolerância nominal de ±50 ppm na taxa de 2.048 kbits/s dos sinais formantes) 205 ou 206 bits por enlace de entrada. Desta forma em SD ter-seá ou não informação, donde o nome de "justificação positiva" para o processo. O frame rate neste caso é de: 8.448 10 /848 = 9,96KHz. O critério para a perda (a recuperação) de sincronismo considera 4 (3) códigos de quadro consecutivos recebidos com erro (acerto), respectivamente. O padrão CCITT para sistemas de 3ª ordem (34.368 kbits/s ±20 ppm) é o abaixo representado: 3 3
12CT/372I/4D 1 /380I/4D 2 /380I/4D 3 /4SD/376I onde então tem-se 1536 bits por quadro e com um frame rate de 22,37 khz. Já para sistemas de 4ª ordem (139264 kbits/s ±15 ppm) o padrão CCITT é o abaixo representado: 16CT/472I/4D 1 /484I/4D 2 /484I/4D 3 /484I/4D 4 /484I/4D 5 /4SD/480I com 2.928 bits por quadro e um frame rate de 47,56 khz. 10.2. HDS - Hierarquia Digital Síncrona A padronização da HDS começou em 1985 nos EUA. com o nome de SONET (Synchronous Optical Network). O interesse pela multiplexação síncrona crescia na Europa e, em 1988, o CCITT começou a estabelecer um padrão mundial para a HDS. Essa necessidade surgiu em função de haver um ambiente com tráfegos diferenciados sendo transportados por diferentes localidades na rede, à taxas incompatíveis e sem padronização de equipamentos. Através do processo de multiplexação convencional, para se acessar um determinado canal ou um diferente nível hierárquico, é necessário realizar o processo inverso até se obter o nível de informação desejado. Perde-se com isso, a possibilidade de se acessar a informação de uma forma mais direta. Além disso, os requisitos do que deve ser transmitido e seu destino na rede podem variar nos diferentes níveis da hierarquia. Isto significa que as Operadoras de Telecomunicações devem ter a flexibilidade de rearranjar as conexões de tráfego a diversos níveis, de forma a otimizar o meio de transmissão. Com a HDP isso não era possível de forma dinâmica, porém, com a HDS torna-se perfeitamente viável. No caso da HDS, os sinais de todos os níveis da hierarquia existente são alocados em um quadro à taxa de 155,52 denominado STM-1 (Synchronous Transport Module Level-1). Dessa forma, o quadro se torna flexível o suficiente para permitir o transporte de diferentes estruturas de multiplexação existentes, além de prover um volume maior de informações sobre gerência de redes, facilitando a operação e manutenção dos sistemas. A tabela a seguir mostra as taxas existentes no CCITT e na ANSI (SONET). (ANSI) NÍVEL TAXA (CCITT) NÍVEL OC-1 51,840 ---------- OC-3 155,520 STM-1 OC-9 466,560 -------- 4
OC-12 622,080 STM-4 OC-18 933,120 --------- OC-24 1.244,160 --------- OC-36 1.866,240 ---------- OC-48 2.488,320 STM-16 Níveis hierárquicos HDS O CCIR posteriormente padronizou o nível STM-RR (Synchronous Transport Module for Radio-Relay) que possui taxa e quadro compatíveis com o OC-1. 10.2.1. Estrutura de Multiplexação Conforme mencionado, no Brasil, a hierarquia de multiplexação adotada segue o padrão europeu com tributários a nível de 2, 34 e 140. Devido a esse fato, pode-se restringir a estrutura de multiplexação proposta pelo CCITT de forma a contemplar as taxas de transmissão usuais, chegando-se à estrutura mostrada na figura 10.2. STM- N xn AUG x1 AU-4 VC-4 C-4 139,264 x3 LEGENDA Mapeamento Multiplexação Alinhamento/ Processamento de ponteiro TUG-3 x1 x7 TUG-2 TU -3 VC-3 C-3 x3 TU-12 VC-12 C-12 34,368 2,048 Figura 10.2 Particularização da estrutura proposta pelo CCITT e CCIR para a rede brasileira Com essa estrutura, observa-se que a maior eficiência em termos de recursos disponíveis na HDS é obtida através do mapeamento de 2 em VC-12 (Virtual Container-12). Consegue-se com isso, a transmissão de 63 canais de 2 em um sinal de linha de 155, além de viabilizar-se a alocação dinâmica desses canais dependendo das 5
necessidades da rede. Ainda para o sinal de 2.048 kbits/s, existe o mapeamento síncrono a nível de byte, onde se torna possível a visibilidade direta de cada um dos canais de 64 kbits/s do sinal de linha, permitindo uma alocação dinâmica. O mapeamento de 140 em VC-4 permite a transmissão de 64 tributários de 2 (totalizando 1.920 canais de 64 kbits/s), porém neste caso, como o acesso à HDS é através de um tributário a 140, só é possível ter a visibilidade desse tributário dentro da rede, e não mais de tributários a 2. Já o mapeamento de 34 em VC-3 apresenta uma baixa eficiência em termos de transmissão de canais em um STM-N (por exemplo, 1.440 canais de 2,048 em um STM-1) e, por isso, deve ser evitado, a menos da utilização na estrutura de multiplexação a 51. A estrutura de multiplexação para a formação de um quadro à taxa de 51 Mbits (STM-RR) pode ser desejável, em algumas configurações de rede, seja para a transmissão de sinais via rádio digital síncrono, satélite ou por fibra óptica. Nesse caso, os tipos de mapeamentos aplicáveis são 2 em VC-12 e 34 em VC-3, formando o quadro STM-RR. Dessa forma, a estrutura de multiplexação se resume à mostrada na figura 10.3. STM- RR LEGENDA AU-3 VC-3 C-3 x7 34,368 Mapeamento Multiplexação Alinhamento/ Processamento de ponteiro TUG-2 x3 TU-12 VC-12 C-12 2,048 Figura 10.3 Particularização da estrutura proposta pelo CCITT e CCIR para a rede brasileira As estruturas das figuras 10.2 e 10.3 são, portanto, particularizações das propostas pelo CCITT e CCIR, contemplando as taxas comumente utilizadas na rede brasileira. A eventual incompatibilidade das estruturas de multiplexação 6
51/155 pode ser resolvida, descendo-se a nível de VC-12 até 2, e remontando-se o quadro a 155 Mbits. 10.2.2. Estrutura de Quadro do STM-1 A estrutura básica da HDS é denominada Módulo de Transporte Síncrono Nível-1 (STM-1). O STM-1 possui uma estrutura de quadro bem definida que se repete a cada 125 µs à uma taxa de 155,520. Esse módulo define o primeiro nível da hierarquia. As taxas de bit dos níveis superiores, denominados STM-N, são múltiplos inteiros da taxa de bit do primeiro nível. Atualmente estão padronizados pelo CCITT, conforme já salientado, três módulos de transporte, a saber: STM-1, STM-4 e STM-16. A estrutura de quadro do STM-1 é representada na Figura 10.4 e consiste de 9 linhas de 270 bytes, lidos da esquerda para a direita e de cima para baixo num período de 125µs. O quadro possui três áreas principais: - Área de Supervisão (Section Overhead-SOH) : 72 bytes - Área do Ponteiro : 9 bytes - Área da Carga Útil : 2.349 bytes A área de Supervisão, por sua vez, é subdividida ainda em: - Área de Supervisão da Seção de Regeneração (Regenerator Section Overhead-RSOH) - Área de Supervisão da Seção de Multiplexação (Multiplexing Section Overhead-MSOH) Para um detalhamento destes campos recomendamos a referência [Sex91]. 7
9 linhas 1 3 4 5 9 270 colunas Carga de Supervisão 9 bytes 261 bytes RSOH Ponteiro MSOH 125 µs Carga Útil Figura 10.4 Estrutura de quadro do STM-1 PROBLEMAS PROPOSTOS 1) Para sistemas PCM de 3ª ordem, o CCITT (Comité Consultatif International Télégraphique et Téléphonique), atual ITU (International Telecommunications Union), recomenda a estrutura abaixo representada: 12CT/372I/4D 1 /380I/4D 2 /380I/4D 3 /4SD/376I onde: CT I D i : bits alocados para o código de trama (sincronismo de quadro); : bits de informação dos 4 PCMs de ordem inferior; : bits de controle de stuffing; SD : bits de recheio (Stuffing Digits). Verifique que o sistema proposto acomoda as possíveis variações de freqüência dos 4 PCMs plesiócronos de ordem inferior, cuja taxa nominal e tolerância são de 8,448 ±30ppm, e da taxa nominal e tolerância da saída, que é de 34,368 ±20ppm. Qual o frame rate neste caso (taxa de repetição de quadro) e qual é a interpretação física deste parâmetro? 2) Repita o problema anterior para a estrutura de 4ª ordem abaixo representada: 16CT/472I/4D 1 /484I/4D 2 /484I/4D 3 /484I/4D 4 /484I/4D 5 /4SD/480I 8
onde agora a taxa nominal e tolerância dos formantes são de 34,368 ±20ppm; e a taxa nominal e tolerância da saída é de 139,264 ±15ppm. 3) Na Hierarquia Digital Síncrona (SDH) a estrutura de primeira ordem (STM-1) acomoda 63 enlaces PCM básicos de 2,048, de forma transparente, com uma taxa de transmissão de 155,52. Já o STM-4 é construído a partir da multiplexação de 4 destes levando à uma taxa de 622,08. Este sistema (STM-4) mantém a transparência? Explique. 4) Para PCMs de 2ª ordem a tolerância permitida na taxa de transmissão é de ±30 ppm. A estrutura proposta, conforme recomendação do CCITT, atende a 4 sistemas de 1ª ordem com que tolerância mínima? (isto é: nominalmente as "±50 ppm" poderiam desviar-se até que valor?) 5) Na Hierarquia Digital Síncrona (SDH) a estrutura de primeira ordem (STM-1) pode acomodar 63 enlaces PCM básicos de 2,048, de forma transparente, com uma taxa de transmissão final de 155,52. Pode, por outro lado, acomodar também sistemas PCM plesiócronos de 34,368 e de 139,264, de forma combinada ou isolada. Liste estas várias alternativas e verifique qual delas é a mais eficiente, em termos de canais transmitidos. Aponte as vantagens, e desvantagens, de cada alternativa. 9