PROJETO DE CIRCUITOS INTEGRADOS DIGITAIS INTRODUÇÃO

Universidade Federal da Paraíba UFPB Centro de Energias Alternativas e Renováveis - CEAR Departamento de Eng. Elétrica DEE PROJETO DE CIRCUITOS INTEGRADOS DIGITAIS INTRODUÇÃO Isaac Maia Pessoa

Introdução 2 Circuitos Integrados: Milhares de transistores em um único chip Very Large Scale Integration (VLSI) Assunto da disciplina: Transistores CMOS Teoria Processo de fabricação Construção de blocos lógicos Inversor, NAND, AND, MUX, ADDER, etc.. Como projetar chips CMOS Front-End: Projeto HDL + Verificação Funcional Back-End: Síntese Lógica e Projeto Físico (Layout)

Números 3 1958 Flip-flop com dois transistores 2010 Intel Core i7 com ~2.3 bilhões de transistores Flash 64 GB com ~16 bilhões de transistores Crescimento de 53% ao ano nos últimos 50 anos Nenhuma outra tecnologia sustentou esse crescimento Dado pela miniaturização dos transistores Prêmio Nobel de Física (1956) : Bardeen e Brattain (Invenção do Transistor) Nobel de Física (2000): Kilby (Invenção do Circuito Integrado)

4 Números

Números & Fatos 5 2007 A indústria de semicondutores fabricou aproximadamente 6 x 10^8 (quatrilhão) de transistores Aprox. um bilhão para cada ser humano no planeta Transistores estão se tornando cada vez menores Transistores provocaram e ainda continuam provocando revolução na sociedade

Invenção do Transistor 6 1947, John Bardeen e Walter Brattain, Bell Laboratories: Fig. a(primeiro transistor) 1958, Jack Kilby, Texas Instruments: Fig. b (primeiro Circuito Integrado)

TRANSISTOR 7 Bell Labs: Dispositivo Resistor ou semicondutor capaz de amplificar sinais elétricos que passam dos terminais de entrada aos de saída. É o equivalente da válvula sem necessidade de vácuo, de filamentos ou de tubo de vidro. É composto inteiramente de substâncias sólidas. Pode ser vistos como uma chave controlada eletricamente através de um terminal de controle (base) e dois outros que podem ser conectados dependendo da tensão/corrente aplicado ao terminal de controle

Tipos de Transistores : BJT 8 Bipolar Junction Transistor (BJT) Primeiros circuitos integrados Estrutura de silício NPN ou PNP Três Terminais: BASE, EMITTER, COLLECTOR Consumo estático existente mesmo quando ocioso Limita o número máximo de transistores que podem ser integrados em um único die

Tipos de Transistores : MOS 9 Metal Oxide Semiconductor Field Effect Transistor (MOSFET) - MOS nmos (tipo n) e pmos (tipo p) Consumo estático quase nulo quando ocioso Permite alta integração Três terminais: GATE, SOURCE e DRAIN Pequena tensão aplicada no GATE controla a corrente entre o SOURCE e DRAIN CMOS Complementary metal oxide semiconductor Mistura de nmos e pmos na mesma tecnologia de fabricação

Intel nmos 10 a) SRAM 1101 B) Processador 4004

Fatos 11 1980 Processo CMOS foi amplamente adotado Substituiu BJT e nmos Lei de Moore O número de transistores em um die tende a dobrar a cada 18 meses Corolário da Lei de Moore ( Dennard s Sacaling Law) Ao passo que os transistores diminuem, eles se tornam mais rápidos, consomem menos e são mais baratos de se fabricar Com o passar do tempo, a qualidade das tecnologias melhoram, o tamanho, consumo e preço diminuem Que outro segmento faz isso?

12 Lei de Moore

13

14 Dimensões dos Transistores CMOS

15 Intel P4

Semicondutores 16 Propriedades de condutores e isolantes Base para a construção de Transistores Condutividade varia com temperatura Silício Intrínseco Si em seu estado puro Estrutura em Grade (lattice)

17 Silício Intrínseco: Estrutura

18 Grade de Silício (Silicon Lattice)

Dopagem 19 Adição de elementos externos na grade Si Elementos externos também conhecidos como impurezas Dopagem Tipo N: Fósforo (P) : 5 elétrons na camada de valência Arsênio (As) Tipo P Boro (B) : 3 elétrons na camada de valência

20 Tipo N

21 Tipo P

Dopagem 22 Elétron extra Lacuna (hole)

23 Revisão: Junção PN

Revisão: Junção PN 24 Diferença de potencial na região Região de Depleção

25 Transistores nmos e pmos

26 Transistor nmos

27 Transistor nmos no estado 1

28 Transistores como chaves

29 Símbolos

30 Inversor

31 NAND

32 Exercícios: NAND com três entradas NOR

33 NOR

34 Combinação em Série e Paralelo

Ligações Pull Up / Pull Down 35 Portas CMOS nmos pull down liga a saída em 0 (GND) pmos pull up liga a saía em 1 (VDD) Pull up = complemento de pull down

Portas Compostas 36 Exercício Esboce o circuito CMOS correspondente às seguintes função lógicas: Y = A. B + (C. D) Y = A + B + C. D

RUIM! 37 Motivo?

Níveis Lógicos Bons e Ruins 38 Força do sinal O quanto ele se aproxima da fonte VDD e GND são boas fontes de 1 e 0 nmos e pmos não são chaves ideais nmos passa 0 forte, mas passa 1 degradado pmos passa 1 forte, mas passa 0 degradado nmos é bom para criar uma rede pull down pmos é bom para criar uma rede pull up

39 Níveis Lógicos Bons e Ruins

40 Portas de Transmissão

Portas CMOS Estáticas 41 Transistores nmos passam apenas 0 e transistores pmos passam apenas 1 Saídas sempre Fortes Níveis lógicos não degradados Lógica Fully Restored

42 Tri-states

Tri-state nonrestoring 43 Age como um buffer tristate Dois transistores Qual o Problema?

44 Tri-state Inversor

45 Multiplexadores

Problemas com Tri-states 46 Vários buffers ativados ao mesmo tempo Contenção e gasto de energia Flutuação Leva a estados desconhecidos Em circuitos complexos, complicado manter apenas um buffer ativo

Mux 2:1 com portas de transmissão 47 Design Nonrestoring Apenas quatro transistores

48 Mux Inversor 2:1

49 Mux 4:1

Circuitos Sequenciais 50 Saídas não dependem unicamente das entradas Possuem estado Saídas dependem das entradas e do estado atual

LatchD 51 Sensível ao nível CLK=1, latch é transparente D é igual a Q CLK=0, latch é opaco Q mantém o seu antigo valor independente de D

Latch D 52 Exercício Usando tri-states e/ou inversores esboce o circuito do latch

Latch D 53 CLK CLK CLK D Q CLK

54 Latch D: Operação

55 Delay

Flip-Flop D 56 Na borda de subida do clock D é copiado para Q Sensível à borda

57 Flip-Flop D: Operação

Flip-Flop D: versão 1 58 CLK CLK CLK CLK CLK CLK D Q CLK CLK

59 Flip-Flop D: versão 2

Flip-Flop D 60 Setup Time D deve ficar estável um certo período setup time antes da transição Hold-Time D deve ficar estável um certo período hold time após a transição Conjunto de flip-flops D Registrador

Setup/Hold Time 61 Setup Time Necessário para a Propagação do sinal CLK CLK CLK CLK CLK CLK D Q CLK CLK Hold Time Necessário para o buffer desligar completamente

Processo de Fabricação e Layout 62 Wafers funcionam como suporte mecânico e ponto elétrico comum Litografia Usado para criar camadas no wafer Processo semelhante à impressão Em cada passo, os materiais são depositados ou removidos Fácil de entender o processo com visualizações: Topo (top view) Corte Transversal (cross section)

Inversor: Corte Transversal 63 Substrato deve ser ligado ao GND e n-well ao VDD Taps Regiões com alta dopagem para contato Substrato fracamente dopado forma um zona pobre para contato (shottky diode)

Inversor: Mascaras 64 Metal Difusão n+ Poli-silício Poço n

65 Inversor: Mascaras

Oxidação 66 Crescimento de SiO2 no topo do Wafer O wafer fica em um forno de aprox. 1100 C por um certo tempo ~ 1h Wafer

Fotoresist 67 Polímero orgânico sensível a luz Fica mais resistente quando exposto à luz

Foto-Litografia 68 Luz UV Máscara Deixa passar a luz Camada exposta à luz. Mais dura Source Drain

Etch 69 Depois da exposição, uma solução química (Ácida) é usada para remover a parte mole que foi exposta

Poço N (n-well) 70 Formado com difusão ou implantação iônica Difusão Coloca o wafer em um forno com gás arsênico Esquenta até os átomos difundirem-se na camada exposta Implantação iônica Expõe o wafer em um feixe de ions As Íons bloqueados pelo SiO2, entram apenas na camada exposta

Remoção do Óxido 71 Remove o restante do óxido usando ácido De volta ao wafer com a o poço n formado Os passos seguintes usam processo similar para as outras camadas

Polisilício (polysilicon) 72 Deposito de uma camada bem fina de óxido (6-7 camadas de átomo) Deposição química de vapor Coloca o wafer em um forno com gás (SiH4) Formação de cristais chamados polysilocon

Marcação do padrão de polisilício 73 Usa o mesmo processo de litografia para marcar o padrão de polisilício

74 Nova camada de óxido para expor onde os dopantes n+ devem ser difundidos ou implantados A difusão N formará o Source nmos, drain e o contato n-well

Difusão N 75 Máscaras para as difusões N Processo de auto alinhamento onde o Gate bloqueia a difusão Polisilício é melhor que metal para o processo de auto alinhamento pois ele não funde durante os processos seguintes

Difusão N 76 Historicamente dopantes eram feitos através de difusão Hoje a implantação iônica é mais comum Mas as regiões ainda são chamadas de difusão

Difusão N 77 Remove o óxido para completar o processo

Difusão P 78 Processo similar

Contatos 79 Contatos a serem usados nas conexões Espessa camada de óxido Remove o óxido onde os contatos são necessários

Metalização 80 Espalhamento de alumínio em todo o wafer Mascara para remover o excesso de metal

Regras de Projeto: Layout 81 Chips são especificados com um conjunto de mascaras Dimensões mínimas das máscaras determinam o tamanho do transistor E também custo, velocidade e consumo Feature size f = distancia entre o source e drain L: Comprimento do canal L Feature size W: Largura do transistor f diminui 30% a cada 3 anos

Regras de Projeto: Layout 82 Usar f para adaptar-se às regras de diferentes processos Expressar regras de projeto em termos de λ = L/2 λ é definido como a metade do tamanho mínimo do canal λ Caracteriza a resolução do processo Exemplo Processo de 180nm L = 0.18µm λ = 0.09µm

Regras de Projeto: Layout 83 Processos abaixo de 180nm são difíceis de serem especificadas em termos de λ Mesmo assim regras escaláveis são de grande valor no entendimento MOSIS Processo de baixo custo que divide o custo de fabricação entre diferentes entidades Permite fabricação de projetos universitários a muito baixo custo Usa λ para permitir fabricação em diferentes processos

Regradas de Projeto 84 Dimensões dos transistores são normalmente especificadas pela regra W/L Exemplo W/L = 4/2, em um processo de 0.6µm W = 1.2µm, L=0.6µm Transistores pmos são normalmente mais largos que os nmos Mobilidade das lacunas < mobilidade dos elétrons pmos precisa ser mais largo para entregar a mesma corrente que o nmos

85 Regras de Projeto

86 Regras de Projeto MOSIS: Duas camadas de Metal

Layout 87 Projetar Layout é um processo complicado Standatd cells Conjunto básico de portas lógicas que são colocados em uma biblioteca ( library of standard cells) Metodologia Básica VDD e GND devem usa tamanho padrão nmos na parte inferior e pmos na parte superior Portas adjacentes devem obedecer regras de projeto (DRC) Todas as portas devem incluir contatos de poço e substrato

Layout do Inversor 88 Dimensões dos transistores em termos de W/L Tamanho mínimo 4 λ/2 λ = 1 unidade

89 Inversor: Layout da célula

90 NAND3 standard cell Layout

Diagramas de bastões 91 Stick Diagrams Usados para acelerar o processo de desenho Sem necessidade de dimensionamento Estimativa de área

92 Stick Diagrams

Trilhas (Wiring Tracks) 93 Espaço necessário para um fio 4 λ de largura, 4 λ de espaçamento entre os vizinhos = 8 λ pitch

94 Espaçamento entre poços (well)

95 Estimativa de Área: NAND3