Microelectrónica (ME)

Transcrição

1 Microelectrónica (ME) LEEC (opção) Lic. Lic. Engª. AeroEspacial (Aviónica) Processo CMOS Passos de fabricação Corpo docente: Marcelino Santos 2004/05

2 Processo CMOS Passos de fabricação 1 Preparação da wafer Num processo de fabrico com poço N, a wafer deve estar dopada com impurezas do tipo P. A wafer tem um diâmetro típico entre 75 mm e 300 mm e uma espessura inferior a 1 mm (tipicamente entre 500 µm e 800 µm) Pode ser realizado um crescimento epitaxial P- (2 µm, menos dopado, > pureza, < risco de latch-up) p-epitaxial layer Diameter = 75 to 230mm 300 P+ -type wafer < 1mm

3 Processo CMOS Passos de fabricação 2 Formação do poço N A primeira máscara utilizada é a que define os poços N. Os poços N podem ser realizados por difusão ou implantação ionica (preferível por ter menor difusão lateral). O poço é bastante profundo: Å Physical structure cross section Lateral diffusion n-well mask Mask (top view) p-type epitaxial layer n-well

4 Processo CMOS Passos de fabricação 3 Definição da área activa Área onde se realizam os transístores (porta, fonte e dreno) e outras difusões (polarização de substrato e aneis de guarda). É a área que receberá oxido fino É protegida com SiO 2 ( 200 Å) e Si 3 N 4 ( 2500 Å) Stress-relief oxide Silicon Nitride Active mask n-well p-type

5 Processo CMOS Passos de fabricação 4 Isolamento entre dispositivos Formam-se transístores MOS parasita entre os projectados: As fontes e drenos são difusões definidas no layout As portas são as interligações em poly e metal É necessário que a tensão Vth correspondente seja maior do que a dos transístores projectados, o que se consegue: Parasitic FOX device Aumentanado a concentração de impurezas (channel-stop) entre difusões onde não se pretende a formação de canais Aumentando a espessura do FOX. n+ n+ FOX n+ n+ p-substrate (bulk)

6 Processo CMOS Passos de fabricação 4 Isolamento entre dispositivos (channel-stop) O Si 3 N 4 (sobre o subs. N) e o photoresist (sobre o poço N) servem de máscara para uma implantação iónica Implant (Boron) channel stop mask = ~(n-well mask) resit n-well p-type p+ channel-stop implant

7 Processo CMOS Passos de fabricação 4 Isolamento entre dispositivos (LOCOS) Crescimento de oxido grosso - Local oxidation of silicon (LOCOS): O photoresist é removido O Si 3 N 4 e o SiO 2 actuam como máscaras Faz-se o crecimento do óxido (1000 ºC + H 2 O ou 1200 ºC + O) O crescimento faz-se em todas as direcções resultando numa área activa menor do que a inicialmente mascarada patterned active area Field oxide (FOX) active area after LOCOS n-well p-type

8 Processo CMOS Passos de fabricação 5 Crescimento do óxido fino O Si 3 N 4 e o SiO 2 que está sob o mesmo, que anteriormente actuam como máscaras, são removidos É ajustada a concentração de impurezas na parte superficial do substrato, na área activa, para ajustar V th Faz-se crescer uma camada de óxido de espessura t ox = 20 a 100 Å 4 átomos É um dos passos mais críticos do processo de fabrico! t ox Gate oxide n-well n-well t ox p-type p-type

9 Processo CMOS Passos de fabricação 6 POLY É depositada uma camada de silício policristalino (poly) sobre toda a wafer (espessura da poly: Å) O silício policristalino é selectivamente removido num processo litográfico (o mais crítico do processo) A poly pode ser dopada (N+) enquanto é depositada para diminuir a sua resistividade Polysilicon gate Polysilicon mask n-well p-type

10 Processo CMOS Passos de fabricação 7 Difusão P As áreas a receber difusão são selecionadas litograficamente Um feixe de iões de boro cria as regiões de difusão P+ (implantação iónica) Na formação de transístores, a poly serve de máscara à implantação do dreno e fonte: Auto-alinhamento (self-aligned process) entre a porta e o dreno e fonte dos transístores MOS A poly dos transístores P recebe impurezas P sobre as N que recebeu durante a deposição. O tipo final da poly depende da dopagem dominate. p+ implant (boron) p+ mask Photoresist n-well p-type

11 Processo CMOS Passos de fabricação 8 Difusão N As áreas a receber difusão são selecionadas litograficamente Um feixe de iões cria as regiões de difusão N+ (implantação iónica) Auto-alinhamento entre a porta e o dreno e fonte dos transístores MOS A poly recebe impurezas adicionais do tipo N n+ implant (arsenic or phosphorous) n+ mask Photoresist n-well p-type

12 Processo CMOS Passos de fabricação 9 Annealing Após as implantações, efectua-se um ciclo de thermal annealing estrutura cristalina é restabelecida (após o dano provocado pela implantação iónica) e as impurezas difundem-se pelo substrato Após esta fase a temperatura deve ser mantida baixa para não alterar de forma significativa a distribuição de impurezas n+ p+ n-well p-type

13 Processo CMOS Passos de fabricação 10 Contactos A superfície da wafer é coberta com SiO 2 por CVD ( 1µm, a baixa temperatura) Usando o processo litográfico são abertos no SiO 2 os contactos aos níveis condutores inferiores (poly ou difusão) Contact mask n+ p+ n-well p-type

14 Processo CMOS Passos de fabricação 11 Metal 1 A superfície da wafer é coberta com metal ( 5000 Å) O metal é selectivamente removido num processo litográfico metal 1 metal 1 mask n+ p+ n-well p-type

15 Processo CMOS Passos de fabricação 12 Metal 2 A superfície da wafer é novamente coberta com SiO 2 por CVD (a baixa temperatura, espessura 1µm) Usando o processo litográfico são abertos no SiO 2 os contactos ao metal 1 (vias) A superfície da wafer é coberta com metal (2) O metal 2 é selectivamente removido num processo litográfico metal 2 Via metal 1 n+ p+ n-well p-type

16 Processo CMOS Passos de fabricação 13 Passivação É adicionada a protecção final dos CIs: Uma camada de SiO 2 seguida de uma camada de Si 3 N 4 Usando o processo litográfico é removida a passivação das áreas onde se pretende possibilitar o contacto ao metal 2 (pads)

17 Processo CMOS Passos de fabricação Processos CMOS actuais (Deep sub micron - DSM) Isolamento entre dispositivos mais profundo Extensões da fonte e do dreno (LDD lightly doped drain para reduzir hot-electron effects) Auto-alinhamento com espaçadores Níveis adicionais mais frequentes: Vários níveis de metalização (actualmente, ate 8) Metalização em cobre Poly II (condensadores)

18 Processo CMOS Passos de fabricação Concentrações: convenção Nos cortes transversais utilizam-se as letras N e P (ou n e p) para indicar o tipo de impurezas presentes no silício Opcionalmente, os sinais + e - indicam se a concentração de impurezas é elevada ou baixa respectivamente

19 Isolamento entre poços A máscara de photoresist é aplicada sobre uma camada de Si 3 N 4 (~2500 Å sobre uma de SiO 2 de ~200 Å ) O Si 3 N 4 vai servir posteriormente de limitador ao polimento do óxido isolador Photoresist Silicon Nitride

20 Isolamento entre poços É feita a remoção do Si 3 N 4 e são abertas áreas na camada epitaxial para deposição do SiO 2 Photoresist Silicon Nitride Transistor Active Areas

21 Isolamento entre poços É feita a remoção do photoresist É depositado SiO 2 por CVD Future PMOS Transistor isolamento Silicon Dioxide Silicon Nitride Future NMOS Transistor

22 Isolamento entre poços O SiO 2 acima do Si 3 N 4 é removido isolamento Future PMOS Transistor Silicon Nitride Future NMOS Transistor

23 O Si 3 N 4 é removido Isolamento entre poços Future PMOS Transistor Future NMOS Transistor

24 Implantação dos poços Usando um processo litográfico é feita a implantação de impurezas para formação dos poços

25 Implantação dos poços Um ciclo rápido de thermal annealing refaz a estrutura cristalina danificada pela implantação e difunde mais as impurezas.

26 Preparação do substrato para receber óxido fino A superfície é sujeita a uma oxidação ligeira (~250Å) a fim de eliminar irregularidades Este SiO 2 é seguidamente removido Sacrificial Oxide

27 Óxido fino Faz-se crescer uma camada muito fina de óxido de silício que ficará debaixo das portas dos transístores (20-100Å) Gate Oxide

28 POLY É depositada uma camada de silício policristalino (poly) sobre toda a wafer (espessura da poly: Å) O silício policristalino é selectivamente removido num processo litográfico (o mais crítico do processo)

29 Interface POLY Si 3 N 4 Faz-se crescer uma camada de óxido sobre silício policristalino (poly) que serve de interface com o Si 3 N 4 que será depositado posteriormente Poly Re-oxidation Poly Gate Electrode Gate Oxide

30 Tip implant para transístores NMOS A formação do dreno e fonte dos transístores NMOS faz-se com uma leve implantação iónica a fim de reduzir os hot electron effects. Arsenic (-) Ions Photoresist N Tip

31 Tip implant para transístores PMOS A formação do dreno e fonte dos transístores PMOS faz-se com uma leve implantação iónica a fim de reduzir os hot electron effects. BF 2 (+) Ions Photoresist P Tip N Tip

32 Formação de espaçadores (spacers) É depositada (CVD) uma camada Si 3 N 4 ( Å) que após o processo litográfico seguinte será usada como máscara para a formação dos drenos e das fontes. P Tip P Tip N Tip Silicon Nitride

33 Formação de espaçadores (spacers) O Si 3 N 4 em superfícies horizontais é removido. Spacer Sidewall P Tip P Tip N Tip

34 Tip implant para transístores NMOS A formação do dreno e fonte dos transístores NMOS completa-se com uma implantação iónica mascarada pelo photoresist (sobre as áreas P+), pelos espaçadores e pelas portas dos transítores NMOS. Arsenic (-) Ions Photoresist N Tip N + Drain N + Source

35 Tip implant para transístores PMOS A formação do dreno e fonte dos transístores PMOS completa-se com uma implantação iónica mascarada pelo photoresist (sobre as áreas N+), pelos espaçadores e pelas portas dos transítores PMOS. BF 2 (+) Ions Photoresist P Tip P + Drain P + Source N + Drain N + Source N Tip

36 Thermal annealing É removido o photoresit e é feito um ciclo rápido de thermal annealing Os dispositivos estão realizados. Passa-se à fase de interligações Photoresist P Tip P + Drain P + Source N + Drain N + Source N Tip

37 Inversor visto de cima antes das metalizações Corte Trench Oxide Polysilicon N + Source/Drain P + Source/Drain Spacer

38 Remoção do óxido O SiO 2 sobre as difusões é removido através de uma exposição rápida a ácido fluorídrico (HF) As difusões ficam expostas e disponíveis para realizar contactos P + Drain P + Source N + Drain N + Source

39 Depósito de titânio Usando sputtering, é depositada uma camada fina de titânio ( Å) que (após transformado em siliceto de titânio) se destina a diminuir a resistência das difusões e melhorar o contacto às mesmas P + Drain P + Source N + Drain N + Source

40 Formação de siliceto de titânio A exposição rápida a 800 ºC e azoto permite que o titânio em contacto com o silício forme siliceto de titânio (TiSi 2 ) O Ti que não está em contacto com Si permanece inalterado Este processo denomina-se siliceto de titânio auto-alinhado Unreacted Titanium Titanium Silicide Self-Aligned Silicide P + Drain P + Source N + Drain

41 Remoção do titânio O titânio que não reagiu com o silício é removido (NH 4 OH + H 2 O 2 ) Titanium Silicide P + Drain P + Source N + Drain N + Source

42 1º nível de isolamento Por CVD é depositado aproximadamente 1 µm de óxido de silício ligeiramente dopado com fósforo e boro (BPSG) O BPSG é polido por forma a que os próximos passos litográficos não tenham problemas de focagem e o primeiro nível de metalização não sofra de step coverage BPSG P + Drain P + Source N + Drain N + Source

43 Nitreto de titânio Usando sputtering, é depositada uma camada fina de nitreto de titânio ( 200 Å) que se destina a permitir que a subsequente deposição de tungsténio adira à wafer Titanium Nitride BPSG P + Drain P + Source N + Drain N + Source

44 Tungsténio Usando CVD, é depositada uma camada de tungsténio que preenche os buracos abertos no BPSG A espessura da deposição de tungsténio tem que ser pelo menos o dobro da largura dos contactos Tungsten BPSG P + Drain P + Source N + Drain N + Source

45 Remoção do tungsténio da superfície É efectuado um polimento da superfície da wafer que remove todo o tungsténio que não se encontra introduzido nos contactos BPSG W Contact Plug P + Drain P + Source N + Drain N + Source

46 Deposição do primeiro nível de metal Cada nível de metal é uma sandwich de diferentes camadas A deposição é feita por sputtering TiN (500Å) - antireflective coating Al-Cu (5000Å) - main conductor TiN (500Å) - diffusion barrier Ti (200Å) - electromigration shunt Metal1 BPSG W Contact Plug P + Drain P + Source N + Drain N + Source

47 Vias e níveis de metal adicionais Cada nível condutor e de óxido subsequentemente depositado é sujeito a um processo litográfico Bond Pad Metal2 Passivation IMD1 W Via Plug Metal1 Silicide Poly Gate Spacer BPSG W Contact Plug P + Drain P + Source Gate Oxide N + Drain N + Source