Introdução Arquitetura de von Neuman Entrada e Saída (E/S) CPU Memória I O Barramento Barramento é o meio de comunicação compartilhado por vários dispositivos, constituído por sinais de dados, endereços e controle. Barramento de dados Transporta informações (dados ou instruções) Bidirecional. Barramento de endereços Utilizado pelo processador para enviar endereços de memória ou dos dispositivos de E/S. depende do número de locais de memória que se pretende acessar. Unidirecional Barramento de controle Utilizado para sinalizar solicitações e confirmações. Bidirecional. Exemplos: clock; reset; memory read/write; I/O read/write; bus request/grant; interrupt request/acknowledgement 1
:: Definições Vantagens versatilidade o uso de um único esquema de ligação permite adicionar mais periféricos e mover periféricos entre diferentes computadores que usem o mesmo tipo de barramento; baixo custo um único conjunto de ligações é partilhado por vários dispositivos; Desvantagens disputa compartilhado por vários dispositivos, o barramento pode representar um gargalo de velocidade de comunicação limitação na velocidade a velocidade máxima de transmissão de dados é limitada pelo comprimento e o número de dispositivos ligados. Transação de Barramento Seqüência de ações para completar uma atividade bem definida. Exemplos: leitura de memória, escrita de memória. Iniciada por um dispositivo mestre. Operação de barramento Uma transação pode envolver uma ou mais operações de barramento. Ciclo de barramento Período do clock do barramento. Maior que o ciclo de clock do processador. :: A largura de barramento é o número de caminhos elétricos (linhas) que o compõem. Do ponto de vista do barramento de endereços, quanto mais linhas de endereço um barramento possui, mais espaços de memória ele poderá acessar diretamente. Um barramento com n linhas pode acessar 2 n locais de memória diferentes. mais largos, contudo, requerem mais linhas, ou seja, implicam em maior custo de material e ocupam mais espaço. 2
:: :: Do ponto de vista do barramento de dados, para aumentar a largura de banda de transmissão de dados pelo barramento, há duas opções: Aumentar a largura do barramento (mais bits por transferências) do barramento de dados Reduzir o período de ciclo implica em dois problemas: Incompatibilidade com sistemas legados Pequenas diferenças de velocidade entre linhas diferentes do mesmo barramento (bus skew). A largura do barramento de dados não corresponde necessariamente ao tamanho das instruções da arquitetura. Reduzir o período de ciclo (mais transferências por segundo) :: :: síncrona Barramento Dedicado Barramento distintos carregam informações de dados e de endereços Alto desempenho Alto custo Barramento Multiplexado Informações de dados e de endereços são multiplexados em um barramento compartilhado Redução de custos Sistema mais lento síncronos São barramentos que incluem um sinal de clock nas linhas de controle e um protocolo fixo para comunicação, que é relativo ao clock. Aplicação: barramentos processador-memória. Vantagens simplicidade fácil de implementar. velocidade o barramento pode funcionar com clocks de alta freqüência. Desvantagens homogeneidade todos os componentes têm de se comunicar à mesma velocidade. comprimento devido ao clock skew, não pode ser comprido; quanto mais rápido o clock, mais curto tem de ser. 3
:: assíncrona :: Temp. assíncrona :: Protocolo de handshaking assíncronos Não há sinal de clock Utilizam um protocolo de handshaking para coordenar o uso do barramento. Exemplo básico de uma seqüência de handshaking: ReqLeitura Dados 1 Endereço 2 2 3 4 Dado 6 Ack DadoPronto 4 5 7 Este símbolo indica que a linha possui dados válidos nesse período, mas o valor não é conhecido. :: Temp. assíncrona :: Protocolo de handshaking :: assíncrona 0. Dispositivo E/S sinaliza uma requisição, enviando um sinal ReqLeitura alto e colocando endereço nas linhas de dados. 1. Memória vê sinal alto em ReqLeitura, lê endereço na linha de dados, e confirma, levantando o sinal de Ack. 2. Dispositivo E/S vê sinal Ack e libera linhas ReqLeitura e de dados. 3. Memória detecta ReqLeitura em baixa e libera sinal Ack. 4. Memória, quando pronta, coloca os dados na linha de dados e ativa sinal DadoPronto. 5. Dispositivo E/S vê DadoPronto, lê dados do barramento e ativa Ack. 6. Memória vê sinal Ack, abaixa DadoPronto e libera linha de dados. 7. Dispositivo E/S detecta liberação de DadoPronto e desativa Ack Vantagens: Heterogeneidade os dispositivos podem comunicar a diferentes velocidades. Comprimento o barramento pode ser mais longo do que os síncronos, pois não existem problemas de desvio de clock. Desvantagens: Complexidade implementação complexa. Velocidade normalmente mais lentos do que os barramentos síncronos. 4
:: :: :: Taxonomia Uma disputa acontece quando dois ou mais dispositivos E/S tentam acessar ao mesmo tempo o barramento comum: Prioridade fixa E/S Para evitar disputa e disciplinar o acesso dos dispositivos E/S, utiliza-se um arranjo master-slave: Somente o mestre do barramento (bus master) pode controlar o acesso ao barramento. Ele inicia e controla todas as requisições do barramento. Um bus slave responde às requisições. E/S Estática Dinâmica Políticas de alocação Políticas de liberação Prioridade rotativa Com justiça (Fair) Híbrida Nãopreemptiva Preemptiva Baseada em transações Baseada em demanda :: estática dinâmica :: :: Políticas de alocação estática O controle do barramento é compartilhado de forma pré-determinada. Implementação fácil. Não leva em consideração necessidades dos dispositivos. Utilização ineficiente: o barramento é alocado mesmo quando não é preciso. dinâmica Barramento somente é alocado em resposta a uma requisição. Duas linhas: O mestre usa a linha de bus request para solicitar uso do barramento. Antes de usar o barramento, o mestre deve receber permissão pela linha bus grant. Prioridade fixa Cada dispositivo mestre é associado a um número fixo de prioridade. O dispositivo de maior prioridade sempre tem acesso ao barramento. Políticas de alocação Prioridade Rotativa Prioridade não é fixa. Várias maneiras de mudança de prioridade: Função do tempo de espera Menor prioridade para o dispositivo que acabou de usar o barramento. Com justiça Evitam o problema de starvation, quando um elemento não tem acesso ao barramento devido a constantes pedidos de maior prioridade. Não utiliza prioridades. Híbrida Prioridade e justiça incorporadas em uma mesma política. 5
:: :: Políticas de liberação :: Dinâmica :: Implementação Políticas de liberação Não preemptiva Baseada em transações Libera o barramento no final da transação corrente. Requer o barramento de novo se houver mais transações, garantindo justiça. Implementação fácil. Overhead desnecessário se apenas um mestre precisa do barramento. Não preemptiva Baseada em demanda Libera o barramento somente quando um outro mestre solicita. Evita requisições desnecessárias da política anterior. Mais eficiente. Preemptiva Força o mestre corrente a liberar o barramento mesmo sem ter completado sua transação. Implementação de Dinâmica Centralizada Distribuída Daisy-chaining Requisições Independentes Híbrida :: Centralizada Distribuída :: :: Daisy Chaining dinâmica centralizada Um árbitro central recebe todas as requisições de barramento. Políticas de alocação são utilizadas para determinar quais requisições serão confirmadas. Tal confirmação é transportad pela linha de bus grant. Quando a transação termina, o barramento é liberado através de alguma política. dinâmica distribuída O hardware de arbitragem está distribuído entre os dispositivos mestres. Um algoritmo de arbitragem distribuído é usado para determinar quem deve utilizar o barramento. Implementa arbitragem dinâmica centralizada. Quando o árbitro vê uma requisição de barramento, envia uma confirmação através da linha bus grant. O dispositivo mais próximo ao árbitro, verifica se foi ele quem pediu acesso. Caso positivo, ele toma controle do barramento, sem propagar o sinal de grant. Caso negativo, repassa o sinal de grant para frente 6
:: :: Daisy Chaining :: :: Requisições independentes Vantagem Implementação simples Cada dispositivo mestre é conectado ao árbitro central por linhas de grant e request separadas. O árbitro central pode utilizar diversas políticas de alocação para definir quem deve ter acesso ao barramento. Técnica utilizada pelo barramento PCI. Desvantagem: implementação complexa. Desvantagens Não garante justiça, pois implementa política de prioridade fixa. Assim, um dispositivo de baixa prioridade pode ficar bloqueado indefinidamente. Não tolerante a falhas: o mestre participa de todas as transações. O uso do sinal daisy chain grant limita a velocidade do barramento. :: :: Híbrida :: Distribuída Dispositivos mestre com prioridades semelhantes são divididos em classes. Cada classe possui suas próprias linhas de request e grant. Dentro de cada classe, o barramento é conectado usando daisy-chaining. Os próprios dispositivos mestres determinam quem deve acessar o barramento no próximo ciclo de transações. Podemos ter versões distribuídas dos esquemas de daisychaining e de requisições independentes. 7
:: :: Devido às diferentes necessidades de velocidade dos dispositivos de E/S, as arquitetura de computadores são geralmente compostas de diferentes barramentos, interconectados por interfaces (bridges). Processor bus Memory bus on-chip Backside bus conecta a cache ao processador Front-side bus conecta o subsistema de memória e o processador Local I/O bus Barramento de alta velocidade para conectar periféricos de desempenho crítico à memória e ao processador Exemplos: PCI, VESA Local Bus Standard I/O bus Conecta periféricos mais lentos ao barramento local Exemplos: ISA External bus Conecta interconecta dispositivos externos. Exemplos: USB e Firewire :: Definição Dispositivos de Entrada e Saída (E/S ou I/O Input/Output) oferecem um meio para troca de dados entre o ambiente externo e o processador. Controle de E/S 8
:: Características :: Desempenho Três características básicas na organização de dispositivos de entrada e saída (E/S): Comportamento Entrada (só leitura) Saída (só escrita) Armazenamento (pode ser relido e normalmente reescrito) Parceria Interação com humano Interação com outra máquina Taxa de dados Taxa de pico de transferência de dados entre o dispositivo de E/S e a memória principal (ou processador) Exemplo: teclado é um dispositivo de entrada utilizado por um humano com uma taxa máxima de 10 B/s A maior parte das características dos sistemas de (E/S) dependem da tecnologia. Para comparar diversos sistemas de E/S, deve-se levar em conta: Desempenho Expansibilidade Capacidade de recuperação na presença de falhas O desempenho de um sistema de E/S é mais complexo de se estimar do que o desempenho dos processadores Para alguns dispositivos de E/S, a latência de acesso é a característica mais importante (mouse, teclado) Para outros, o throughput é mais importante (interface de rede) :: Portas de I/O Dispositivos de E/S não se conectam diretamente ao barramento de sistema. Por isso, utiliza-se portas de I/O como uma interface entre o barramento de sistemas e os dispositivos de E/S. Portas de I/O permitem troca, retirada e acréscimo de dispositivos de E/S sem alteração do restante da arquitetura. O processador fica livre dos detalhes de baixo-nível. Garante-se desacomplamento elétrico. :: Portas de I/O Periféricos 9
Esquemas de acesso Modos de transmissão Papel do Sistema Operacional :: Acesso a portas de I/O Dependendo da forma como são acessadas pelo processador, as portas de I/O podem ser: Dedicadas (Isoleted) Possuem um espaço de endereço único, diferente do espaço de endereçamento de memória. Comandos especiais de I/O são utilizados para comunicação. Mapeadas em memória Compartilham o mesmo espaço de endereçamento de memória. Por isso, são normalmente vistas pelo processador como locais da memória. :: Modos de transmissão :: Modos de transmissão Transmissão de dados Paralela Serial Assíncrona Síncrona Transmissão paralela utiliza uma linha por bit, e todos os bits são transmitidos simultaneamente Transmissão serial utiliza apenas uma linha, e cada bit é transmitido serialmente, um por vez 10
:: Modos de transmissão :: A transferência de dados entre memória e dispositivos de E/S ocorre por meio de protocolos. Três técnicas básicas são utilizadas: E/S Programada (Polling) Serial assíncrona - Cada byte é codificado para transmissão. - Uso de bits marcadores de começo (start) e final de transmissão (stop). Serial síncrona - Emissor e receptor devem estar sincronizados. - Blocos de dados podem ser enviados de uma só vez. - Mais cara, porém mais eficiente. Transferência de dados Orientado a interrupções Direct Memory Access (DMA) Grau de envolvimento do processador :: E/S Programada (Polling) :: E/S Programada (Polling) O processador testa repetida e seqüencialmente cada periférico, a fim de verificar se eles se encontram prontos para receber ou enviar dados. A CPU verifica seqüencialmente, por meio de um MUX, o estado da linha READY de cada periférico. Para atender às demandas de todos os periféricos, a CPU deve consultar todos os dispositivos com a freqüência do dispositivo que exige a maior taxa. Ações da CPU ao consultar um dispositivo E/S: Interrompe a execução do programa. Realiza a seqüência de consulta. Provê o serviço, se necessário. Retoma a execução do programa. 11
:: E/S Programada (Polling) :: Interrupções Se dois ou mais periféricos precisarem ser atendidos ao mesmo tempo, o primeiro a ser consultado será atendido primeiro, ainda que o outro periférico tenha de ser atendido mais urgentemente. O método de polling é fácil de implementar, mas implica uma grande dedicação do processador. Apesar do processador ser mais rápido do que os periféricos, ele não pode prosseguir com a execução do programa enquanto a operação de I/O não terminar. Por este método, a CPU responde por uma requisição de serviço somente quando requisitada pelo periférico. Dessa forma, a CPU pode se concentrar na execução de um programa sem ter de interromper desnecessariamente para verificar se um periférico precisa ou não ser atendido. Interrupções Vetorizada Por software Mascarável Não mascarável :: Interrupções Ações desempenhadas pela rotina de atendimento a interrupções: 1 2 3 4 5 6 7 8 9 Desabilita temporariamente novas interrupções Salva o estado atual do processador (todos registradores) Habilita novas interrupções Determina a causa da interrupção Atende a interrupção Desabilita novas interrupções Restaura o estado do processador Habilita novas interrupções Retorna da interrupção :: Interrupção Vetorizada Interrupção Vetorizada Em uma interrupção vetorizada, o PIC (Programmable Interrupt Controller) é responsável por gerenciar as interrupções baseando-se em prioridades. Caso mais de um dispositivo solicite interrupção ao mesmo tempo, o PIC atenderá primeiro aquele que tiver maior prioridade, depois o de segunda maior prioridade, e assim por diante. Ao atender uma interrupção, o PIC envia um sinal de interrupção (INTR) para a CPU e informa o endereço do dispositivo colocando uma word (vetor) correspondente no barramento de dados. Ao receber uma interrupção, o processador completa a instrução atual e salta para uma rotina de atendimento a interrupções (interrupt service routine). 12
:: Interrupção Vetorizada :: Interrupção Vetorizada Interrupções não-mascaráveis (NMI) São imediatamente atendidas pela CPU. Exemplo: erro de paridade na memória DRAM, indicando mal funcionamento. Interrupções mascaráveis O atendimento a elas pode ser atrasado até que a execução do programa atinja um ponto conveniente. :: Interrupção por Software Interrupção por Software Interrupções por software são solicitadas pelo software que está sendo processado pela CPU, em vez de um hardware externo à CPU. Invocam as mesmas rotinas de serviços que as interrupções de hardware. Quando invocada, a rotina de interrupção funciona da mesma forma que uma interrupção vetorizada. Exemplos: Comando syscall, na arquitetura MIPS. Comando INT, na arquitetura Intel :: Acesso Direto à Memória (DMA) Nos casos de transferência de dados entre dispositivos de I/O, o uso de técnicas de polling ou de interrupção elevaria a carga de trabalho do processador. O mecanismo de Acesso Direto à Memória (DMA Direct Memory Access) possibilita transferir dados diretamente da/para memória sem envolver o processador. O mecanismo de interrupções é utilizado apenas para: Informar a CPU de que a transferência terminou, ou Notificar a ocorrência de erros. 13
:: Acesso Direto à Memória (DMA) :: Controlador de DMA Transferência controlada por interrupção Transferência DMA O controlador de DMA assume o papel de mestre de barramento (bus master) e dirige todo o tráfego entre a memória e o controlador do periférico. O controlador de DMA pode gerenciar transferências de dados muito mais rápido que a CPU, pois não tem a incumbência de executar instruções. Um controlador de DMA possui pelo menos quatro registradores para: Guardar o endereço de memória a ser lido ou escrito. Conter a identificação do dispositivo de E/S. Armazenar o número de bytes ou palavras a serem transferidos. Informar a direção da transferência (leitura ou escrita no dispositivo de E/S). :: DMA :: Mecanismo Uma transferência DMA envolve três passos básicos: Endereço de memória O controlador de DMA inicia a operação, arbitra o acesso ao barramento e transfere os dados na direção apropriada: Ele fornece os endereços de memória para cada bloco de dados a ler ou escrever A CPU fornece ao controlador de DMA: Identidade do dispositivo de E/S Quantidade de bytes a transferir de operação É possível completar uma transferência de muitos dados sem incomodar a CPU :: DMA :: Desempenho Se um dispositivo de I/O rápido (disco) é controlado por DMA, muitos ciclos de barramento serão ocupados em referências de memória e do próprio dispositivo. Durante esses ciclos, a CPU deverá esperar, pois DMA tem maior prioridade sobre o barramento. Esse processo de o controlador DMA tomar ciclos da CPU é conhecido como cycle stealing. De qualquer forma, o ganho de desempenho pela CPU não ter de se envolver na transferência de cada byte supera a perda ocasionada pelo cycle stealing. Uma vez terminada a transferência, o DMA interrompe o CPU, que pode então interrogar o DMA ou a memória se a operação foi completada com sucesso. 14
:: DMA :: Coerência de dados :: Comparação Em sistemas sem DMA, apenas o processador tem acesso à memória. Com DMA, mais componentes modificam a memória: Se o DMA faz uma escrita na memória e esse item também se encontra na cache, então os dois valores podem ser diferentes. Se o DMA realiza uma leitura da memória e a cache é writeback, então o DMA pode estar lendo um valor desatualizado. Soluções: Fazer o tráfego do DMA passar pela cache Ineficiente. Fazer o SO ou o hardware invalidar as linhas da cache que são afetadas pelas escritas do DMA (cache flushing), e forçar o write-back das linhas que são lidas pelo DMA. Polling Interrupção DMA O CPU verifica ativamente alterações no estado do controlador O CPU é responsável pela transferência de dados O CPU é notificado de alterações no estado do controlador O CPU é responsável pela transferência de dados O CPU é notificado de alterações no estado do controlador de DMA O DMA é responsável pela transferência de dados O preço das máquinas é muitas vezes determinado por: número e velocidade dos barramentos, número e tipo de controladores de DMA, resolução dos problemas de contenção e coerência na memória O papel do Sistema Operacional :: Basic Input/Output System (BIOS) O papel do Sistema Operacional :: Basic Input/Output System (BIOS) Sistema armazenado em uma ROM. Contém instruções que dizem à CPU o que fazer ao ser primeiramente energizada. Também contém rotinas para gerenciar saída de vídeo, teclado, comunicações assíncronas e outros periféricos. De uma máquina para a outra, os componentes com maior possibilidade de mudar são os dispositivos de E/S. Por conta disso, as interfaces para tais dispositivos são agrupadas em um módulo, a BIOS. Exemplo: ALT? CAPS LOCK? CTRL? 1 BIOS 2 3 4 Memória Principal ASCII 5 CPU Barramento O SO pode ser o mesmo para vários tipos de máquina, de modo que apenas a BIOS tem der alterada de uma para outra. 15
O papel do Sistema Operacional :: Periféricos SO Características dos periféricos São partilhados pelos vários processos executados simultaneamente na máquina. Usam interrupções para comunicar o estado das operações de I/O. O controle de baixo-nível de um dispositivo de I/O é complexo, pois exige o gerenciamento de um conjunto de eventos simultâneos. Funções do Sistema Operacional Garantir que os utilizadores só tenham acesso a periféricos para os quais têm direito. Gerir a multiplicidade de acessos, garantindo uso exclusivo quando necessário e justiça no acesso aos recursos. Atender às interrupções geradas pelos periféricos; Esconder a complexidade dos periféricos, fornecendo rotinas que tratam dos aspectos de baixo nível (device drivers). 16