Arquitetura do PC e Barramento ISA Cap5: 24 CAPÍTULO V ARQUITETURA DO PC E BARRAMENTO ISA A Escolha do Primeiro Processador Família 6502 da Apple Z80 bom desempenho muitos usuários muitas ferramentas de desenvolvimento muitos aplicativos sistema operacional CPM endereçamento limitado sem recursos para paginação sem perspectivas de migração Z-8000 totalmente incompatível 68000 (Motorola) e 808688 (Intel) - ambos de 6 bits 68000 (Motorola) chip de 24 bits de endereços e 6 bits de dados, iria requerer projeto mais caro (os sistemas usavam 8 bits) barramento de dados de 6 bits iria requerer o dobro de chips (ROM e RAM) para um sistema mínimo desempenho acima do 8086, mas com menor eficiência de uso da memória que o 8086 => "sistemas pequenos" menos competitivos faltava ao 68000 uma série de chips periféricos, algo que a Intel oferecia em abundância falta de apoio de software, de ferramentas de desenvolvimento, de sistemas operacionais e de aplicativos 8088 (Intel) menor custo de implementação perspectiva de melhor desempenho e maior espaço de endereçamento escolha diferente da concorrência (a IBM queria ser vista como uma líder e não como uma seguidora) caminho de migração do software escrito para o 8080. Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 224 Alguns PCs PC original CPU 8088 Circuitos de controle 4,77 MHz do teclado Soquete para Circuitos de controle coprocessador 8087 do gravador K-7 Temporizadores Canal de áudio e contadores - 8253 controlado por software 4 Canais de DMA BIOS 8237 40 KB ROM NMI e 8 interrupções RAM do sistema com 4 8259 Bancos de 6 KB x 9 bits Barramento de expansão e slots de interface Teclado de 84 teclas Gravador Alto-falante 5 Slots Barramento de dados com 8 bits (62 pinos). Figura 5.. O PC original. PC XT CPU 8088 Circuitos de controle 4,77 MHz do teclado Soquete para Circuitos de controle coprocessador 8087 do gravador K-7 Temporizadores Canal de áudio e contadores - 8253 controlado por software 4 Canais de DMA BIOS 8237 40 KB ROM NMI e 8 interrupções RAM do sistema com 4 8259 Bancos de 64 KB x 9 bits Barramento de expansão e slots de interface Teclado de 84 teclas Gravador Alto-falante adaptador de HD, portas, etc. 8 Slots Barramento de dados com 8 bits (62 pinos). Figura 5.2. O PC XT. PC XT com 80860MHz PC AT 286 Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 324 CPU 80286 Circuitos de controle 6 a 25 MHz do teclado Soquete para Relógio permanente e coprocessador 287 RAM CMOS (64 bytes) Temporizadores Canal de áudio e contadores - 8254 controlado por software 7 Canais de DMA, BIOS 4 de 8 bits e 3 de 6 bits 64 KB ROM NMI e 6 interrupções RAM do sistema 2 x 8259 28 KB x 9 bits Barramento de expansão e slots de interface Teclado de 0 teclas Bateria Alto-falante 8 Slots Barramento de dados com 8 ou 6 bits Figura 5.3. Típico PC AT. PS2 - MCA da IBM e PC 386 - AT da Compaq Arquitetura do PC XT Lógica para Temporização, Decodificação de Memória e IO Barramento Local (Local Bus) Cristal 4,388 MHz 4,77 CPU MHz 8284 8088 Contr. Barram. 8288 Controle Latches Ender. Endereços (3x) 373 8 Slots de 62 Pinos IRQ0... IRQ7 Pedido Espera Coproc. Matem. 8087 CKT Estado Espera Contr. Inter. 8259 ROM BIOS BASIC (4x) 2764 Transc. Dados 245 Controle Endereços Dados Dados Dados D0-D7 A0-A5 Endereço para DMA A0-A7 A8-A5 245 (2x) 244 245 244 373 Controle Endereços Control. DMA 8237 Reg. Pag. DMA 670 Interface Paralela 8255 A6-A9 Chaves de Configuração Teclado Gravador K-7 245 (2x)58 RAM Dinâmica Cheque de Paridade Lógica NMI Contador Temporiz. 8253 Figura 5.4. Diagrama de blocos do PC XT. Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 424 MN*MX terra para o modo máximo AD0...AD7 linhas de endereços e dados multiplexados A8...A5 - linhas de endereços não multiplexados A6S3...A9S6 endereços e estado multiplexados CLK relógio de 4,77 MHz com ciclo de carga de 33% *RQ*GT0 conectado ao *RQ*GT0 do coprocessador matemático *RQ*GT - não utilizado LOCK não utilizado INTR pedido de interrupções gerado pelo controlador de interrupções NMI interrupção não mascarável READY usado para inserção de estados de espera em: todos os acessos de IO todos os ciclos de DMA circuito conectado ao barramento de expansão RESET sinal de inicialização QS0 e QS permite que o coprocessador acompanhe a fila interna TEST conectado à saída BUSY do 8087 *S0, *S e *S2 ligados ao 8288 (controlador de barramento), onde são decodificados. Circuito de relógio e base de tempo 4,388 MHz 8284 3 4,3388 MHz 4,77 MHz 4 Barramento de Expansão.9 MHz 8253 OUT 0 OUT DataHora Refresco DRAM OUT2 Áudio Figura 5.5. Geração do relógio no PC XT. ROM do sistema inicialização do sistema diagnóstico de "power on" e checagem do sistema determinação da configuração do sistema "Basic InputOutput System" (BIOS) "Boot Strap Loader" padrão de bits para os primeiros 28 caracteres do conjunto total de 256 caracteres (para o monitor de vídeo) Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 524 FFFFFh F6000h F5FFFh (5 x) 2764 ROM 40 KB EPROM 8 KB 32 KB FFFFFh FE000h FDFFFh F6000h BIOS e Sistema Interpretador Basic F4000h F3FFFh F0000h 8 KB Não Usado 6 KB NOTA: Depois do RESET, a primera instrução a ser executada é a que está no endereço FFFF0h Figura 5.6. ROMs existentes no PC XT. RAM do sistema Contadorestemporizadores DMA do sistema Interrupções do sistema Arquitetura do PC AT CPU 80286 Relógios iniciais de 6 e 8 MHz ISA ("Industry Standard Architecture") adição de um segundo conector de 36 pinos (2 x 8), adjacente ao de 62 pinos (2 x 3) que existia no PC XT recursos para barramento de dados de 8 ou 6 bits recursos para endereçamento de memória de 20 e 24 bits adição de 3 canais de DMA de 6 bits adição de mais 6 níveis de interrupção ciclos de barramento com maior velocidade apoio para ciclos de IO sem estados de espera ("0 wait state") Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 624 Lógica para Temporização e Decodificação de Memória e IO Cristal 2 MHz 82284 Barramento Local (Local Bus) CPU 80286 6 MHz Contr. Barram. 82288 Controle Latches Ender. Endereços (4x) 373 A0-A23 6 Slots de 62+36 Pinos IRQ0... IRQ5 Pedido Espera Copro. Matem. 80287 CKT Estado Espera Contr. Inter. 8259 ROM BIOS Transc. Dados Dados D0-D5 245 Endereço para DMA D0-D5 A0-A23 A-A8 A0-A7 A9-A6 A8-A5 A6-A23 (2x) 245 (3x) 244 245 244 373 Controle Endereços Dados Controle Endereços Dados Control. DMA 8237 Reg. Pag. DMA 74LS62 Control. Teclado 8042 Contador Temporiz. Chaves de Configuração Teclado Gravador K-7 245 (2x)58 RAM Dinâmica Cheque de Paridade 2 Slots de 62 Pinos Lógica NMI 8254 Relógio Permanente MC4688 Figura 5.8. Diagrama em blocos dos primeiros PC AT 286. Slots de expansão Painel Traseiro 62 pinos B A B A B A B A B A B A B A B A 3 3 3 3 3 3 3 3 36 pinos DC DC DC DC DC DC slots AT de 8 bits semelhantes aos do XT 8 8 8 8 8 8 Slots de 6 bits Figura 5.9. Configuração dos slots dos primeiros PC AT. Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 724 Alterações da parte XT para o ISA pino B8, não usado no XT, passou a ser "*0WS" "IRQ2" passou a ser "IRQ9" "MEMR" e "MEMW" viraram "SMEMR" e "SMEMW" CLK de 4,77 MHz passou a ser de 8 MHz (ou 8,33 MHz) Sinais ISA herdados do PC XT Unidade de Interface com o Barramento do Sistema A0-A9 20 D0-D7 8 *DACK 0-3 4 DRQ -3 3 IRQ 2-7 6 *IOR *IOW *SMEMR *SMEMW ALE OSC CLK TC RESET DRV AEN *IO CH CK IO CH RDY GND 3 +5 V 2 +2 V -5 V -2 V 5 Slots de Expansão (6 Sinais usados em um conector de 62 pinos) Figura 5.0. Sinais originais do barramento de expansão. OSC (oscilador), saída: 4,388 MHz CLK("Clock"), saída: 4,77 MHz (808688) e 8 ou 8,33 MHz (286 em diante) RESET DRV ("Reset Driver"), saída: inicialização dos periféricos SA0-SA9, (endereços) saídas: linhas de endereços SD0-SD7, (dados) bidirecional: linhas de dados ALE ("Address Latch Enable"), saída: início de ciclo de barramento Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 824 *IO CH CK ("IO Channel Check"), entrada (coletor aberto): gera a interrupção não mascarável (NMI) IO CH RDY ("IO Channel Ready"), entrada (coletor aberto): permite alongar os ciclos do barramento IRQ 2-7 ("Interrupt Request" de 2 até 7), entrada: pedidos de interrupção *IOR ("IO Read"), saída: leitura em IO (nos ciclos de IO) ou leitura em memória (nos ciclos de DMA) *IOW ("IO Write"), saída: escrita em IO (nos ciclos de IO) ou escrita em memória (nos ciclos de DMA) *SMEMW ("Memory Write"), saída: escrita no primeiro megabyte de memória *SMEMR ("Memory Read"), saída: leitura no primeiro megabyte de memória DRQ -3 ("DMA Request" de até 3), entrada: pedidos de DMA *DACK 0-3 ("DMA Acknowledge" de 0 até 3), saída: reconhecimento de pedidos de DMA AEN ("Address Enable"), saída: AEN = 0 => ciclo de IO e AEN = => ciclo de DMA TC ("Terminal Count"), saída: término do número programado de transferências por DMA GND, +5 VDC, +2 VDC, -5 VDC, -2 VDC Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 924 GND RST DRV + 5V IRQ2-5V DRQ2-2V reservado + 2V GND *MEMW *MEMR *IOW *IOR *DACK3 DRQ3 *DACK DRQ *DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 *DACK2 TC ALE + 5V OSC GND B B2 B3 B4 B5 B6 B7 B8 B9 B0 B B2 B3 B4 B5 B6 B7 B8 B9 B20 B2 B22 B23 B24 B25 B26 B27 B28 B29 B30 B3 A A2 A3 A4 A5 A6 A7 A8 A9 A0 A A2 A3 A4 A5 A6 A7 A8 A9 A20 A2 A22 A23 A24 A25 A26 A27 A28 A29 A30 A3 *IO CH CK SD7 SD6 SD5 SD4 SD3 SD2 SD SD0 IO CH RDY AEN SA9 SA8 SA7 SA6 SA5 SA4 SA3 SA2 SA SA0 SA9 SA8 SA7 SA6 SA5 SA4 SA3 SA2 SA SA0 GND RST DRV + 5V IRQ9-5V DRQ2-2V *0WS + 2V GND *SMEMW *SMEMR *IOW *IOR *DACK3 DRQ3 *DACK DRQ *DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 *DACK2 TC ALE + 5V OSC GND B B2 B3 B4 B5 B6 B7 B8 B9 B0 B B2 B3 B4 B5 B6 B7 B8 B9 B20 B2 B22 B23 B24 B25 B26 B27 B28 B29 B30 B3 A A2 A3 A4 A5 A6 A7 A8 A9 A0 A A2 A3 A4 A5 A6 A7 A8 A9 A20 A2 A22 A23 A24 A25 A26 A27 A28 A29 A30 A3 *IO CH CK SD7 SD6 SD5 SD4 SD3 SD2 SD SD0 IO CH RDY AEN SA9 SA8 SA7 SA6 SA5 SA4 SA3 SA2 SA SA0 SA9 SA8 SA7 SA6 SA5 SA4 SA3 SA2 SA SA0 (a) *MEM CS 6 *IO CS 6 IRQ0 IRQ IRQ2 IRQ5 IRQ4 *DACK0 DRQ0 *DACK5 DRQ5 *DACK6 DRQ6 *DACK7 DRQ7 + 5V *MASTER GND D D2 D3 D4 D5 D6 D7 D8 D9 D0 D D2 D3 D4 D5 D6 D7 D8 C C2 C3 C4 C5 C6 C7 C8 C9 C0 C C2 C3 C4 C5 C6 C7 C8 *SBHE LA23 LA22 LA2 LA20 LA9 LA8 LA7 *MEMR *MEMW SD8 SD9 SD0 SD SD2 SD3 SD4 SD5 Figura 5.. (a) Slot original do PC XT. (b) Conector ISA, para 286, 386, 486, etc.. Notar as diferenças nos pinos B4, B8, B e B2. (b) Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 024 Sinais ISA introduzidos com o PC AT Unidade de Interface com o Barramento do Sistema SA0-SA9 20 SD0-SD7 8 *DACK0-3 4 DRQ-3 3 IRQ3-7, 9 6 *IOR' *IOW' *SWMR' *SMEW4 ALE OSC, CLK 2 TC RESET DRV AEN, *0WS 2 *IO CH CK, IO CH RDY 2 GND 3 +5 V 2 +2 V -5 V -2 V Slot de 62 Pinos Herdado dos Primeiros PCs LA7-23 7 SD8-SD5 8 *DACK 0, 5, 6, 7 4 DREQ 0, 5, 6, 7 4 IRQ 0,, 2, 4, 5 5 *MEMR' *MEMW 2 *MEM CS6, *IO CS6 2 *SBHE *MASTER +5 V GND Slot de 36 Pinos Acrescentado a Partir do AT Figura 5.2. Sinais que trafegam pelos slots de expansão ISA. *SBHE ("System Bus High Enable"), saída: tipo *BHE - habilita acesso à parte alta do barramento *SBHE A0 Função 0 0 Transferência de 6 bits 0 Transferência do byte alto 0 Transferência do byte baixo Inativo Figura 5.3. Decodificação dos modos de transferência de dados. *MEMR ("Memory Read"), saída: leitura a partir do segundo megabyte de memória *MEMW ("Memory Write"), saída: escrita a partir do segundo megabyte de memória Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 24 DRQ 5-7 ("DMA Request 5 a 7"), entrada: novos pedidos de DMA *DACK 5-7 ("DMA Acknowledge 5 a 7"), saída: novos reconhecimentos de pedidos de DMA DRQ 0*DACK 0, entradasaída: pedidoreconhecimento do canal 0, usado no XT e não usado no AT *MEM CS6 ("Memory Chip Select 6 bits"), entrada coletor aberto: aciona barramento de 6 bits em ciclos de memória *IO CS6 ("IO Chip Select 6 bits"), entrada coletor aberto: aciona barramento de 6 bits em ciclos de IO *MASTER, entrada: solicitação para mestre de barramento IRQ 0,, 2, 4 e 5 ("interrupt request"), entradas: novos pedidos de interrupção LA 7-23 ("unlatched address 7-23"), saídas. complemento das linhas de endereço SD 8-5 (dados), bidirecionais: complemento das linhas de dados Ciclos de barramento Ciclo de barramento para a leitura da memória Ciclo de barramento para a escrita na memória Ciclo de barramento para a leitura de um dispositivo de IO Ciclo de barramento para escrita em um dispositivo de IO Ciclo de barramento para reconhecimento de interrupção Ciclo de escrita via DMA Ciclo de leitura via DMA Ciclos no PC XT Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 224 T T2 T3 T4 CLOCK (relógio) ALE SA0 - SA9 Endereço Válido *MEMR SD0 - SD7 OBSERVAÇÕES: *MEMW=*IOR=*IOW=HIGH IO CH RDY=HIGH (ativado) Dado Válido (entregue pela memória) Figura 5.4. Ciclo de barramento original para leitura da memória (no PC XT). Ciclos do Barramento ISA 8 ou 8,33 MHz? placa-mãe insere estado de espera nos ciclos de memória placa-mãe insere 3 estados de espera nos ciclos de IO ativação de *0WS retira estados de espera introduzidos pela placamãe T TW T2 Relógio (8 MHz) do Barramento ISA ALE SA0-SA9, *SBHE endereço válido LA7-LA23 endereço válido *SMEMR ou *MEMR Data Setup Data Hold SD0-SD5 Dado Válido *MEM CS6 IO CH RDY Figura 5.20. Ciclo para leitura de memória, com um estado de espera (ISA). Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 324 Relógio (8 MHz) do Barramento ISA T TW TW2 TW3 TW4 T2 ALE SA0-SA5 *SBHE endereço válido *IOR SD0-SD5 (gerado pela placa ISA) *IO CS6 Data Setup Dado Válido Data Hold IO CH RDY Figura 5.22. Ciclo para leitura de IO, com quatro estados de espera (ISA). Relógio (8 MHz) do Barramento ISA T TW TW2 TW3 TW4 T2 ALE SA0-SA5 *SBHE endereço válido *IOW SD0-SD5 (gerado pela CPU) *IO CS6 Data Setup Dado Válido Data Hold IO CH RDY Figura 5.23. Ciclo para escrita de IO, com quatro estados de espera (ISA). Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 424 Relógio DMA DMA IDLE DMA DMA 2 DMA 3 DMA 4 DMA IDLE DRQ XX AEN *DACK XX SA0-SA9, *SBHE endereço válido LA7-LA24 endereço válido *SMEMR ou *MEMR *IOW SD0 - SD5 IO CH RDY dado Data Data Setup Hold Figura 5.24. Ciclo de barramento para leitura por DMA (escrita em IO) (ISA). Geração de estados de espera T T2 T3 TW T4 CLOCK Ready Desativado Máximo READY (Entrada READY da CPU) Ready Setup Hold Time Figura 5.26. Sistema normalmente "ready" inserindo um estado de espera. Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 524 +5V R C *RDYWAIT DMA WAIT +5V X F*C RES Cristal X2 8284 AEN CLK RDY RESET READY AEN2 RDY2 CLK RESET READY CPU 8088 Figura 5.27. Conexão do 8284 com a CPU. DECODIFICADOR ADR BITS ADR SELECT SELECIONA IO AEN(A) AEN VCC 4K7 *IOR(B4) *IOW(B3) 2 74LS00 3 2 3 4 D P R CLK C L Q 5 Q 6 74LS74 Coletor Aberto 2 74LS05 IO CH RDY (A0) RESET(B02) 2 3 74LS02 CLK(B20) 3 D Q 2 4 D2 Q2 5 6 D3 Q3 7 D4 Q4 0 3 D5 Q5 2 4 D6 Q6 5 9 CLK CLR 74LS74 Seleção do Número de Estados de Espera SW DIP-5 Figura 5.3. Circuito para gerar estados de espera, em ciclos de leitura ou escrita em IO. Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 624 VCC *DACK(B7) *DACK2(B26) *DACK3(B5) 2 3 74LS0 2 2 3 4 D P R CLK C L Q 5 Q 6 74LS74 Coletor Aberto 2 74LS05 IO CH RDY (A0) RESET(B02) 2 3 74LS02 CLK(B20) 2 74LS04 3 4 6 3 4 9 D Q D2 Q2 D3 Q3 D4 Q4 D5 Q5 D6 Q6 CLK CLR 74LS74 2 5 7 0 2 5 Seleção do Número de Estados de Espera 2 3 4 SW DIP-4 8 7 6 5 Figura 5.33. Circuito para gerar estados de espera para qualquer canal de DMA. T TW TW2 T2 Relógio (8 MHz) do Barramento ISA ALE SA0-SA9, *SBHE endereço válido *MEMR ou *MEMW SD0-SD5 *MEM CS6 Data Setup Dado Válido Data Hold IO CH RDY Adição um Estado de Espera (TW2) RDY Setup RDY Hold Figura 5.35. Temporização para inserir estados de espera em ciclos de acesso à memória (ISA). Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 724 T TW TW2 TW3 TW4 T2 Relógio (8 MHz) do Barramento ISA ALE SA0-SA5, *SBHE endereço válido *IOR ou *IOW SD0-SD5 *IO CS6 Data Setup Dado Válido Data Hold IO CH RDY Adição um Estado de Espera (TW4) RDY Setup Figura 5.36. Temporização para provocar estados de espera em ciclos de acesso a IO (ISA). RDY Hold Relógio DMA DMA IDLE DMA DMA 2 DMA 3 DMA WAIT DMA 4 DMA IDLE DRQ XX AEN *DACK XX SA0-SA9 endereço válido LA7-LA24 endereço válido *MEMR ou *IOR *MEMW ou *IOW SDO -SD5 IO CH RDY Inserido um Estado de Espera RDY Setup RDY Hold Data Setup dado Data Hold Figura 5.37. Temporização para provocar estados de espera em ciclos de DMA. Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 824 T T2 Relógio (8 MHz) do Barramento BALE A, *SBHE endereço válido Leitura ou Escrita SD0-SD5 Dado Válido Data Setup Data Hold *MEM ou *IO CS6 * 0WS *0WS Setup *0WS Hold Figura 5.38. Temporização para ativação do sinal *0WS. Outros barramentos Barramento EISA ("Extended Industry Standard Architecture") 8,33 MHz 32 bits de dados configuração de placas por software 00 novos sinais em profundidade modo rajada Barramento MCA ("Micro Channel Architecture") patente da IBM desempenho semelhante ao EISA Barramento VESA Local Bus ("Video Equipment Standard Association") consórcio de 20 companhias 33 MHz 32 bits e previsão para 64 bits dependência do processador (486) carrega o barramento => máximo de 3 slots aplicações principais: placas de vídeo, rede e disco Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 924 CPU Cache (Barramento Local) Subsistema de Memória Controlador VL BUS VL BUS 32 BITS 33 MHz Controlador Gráfico Controlador de Disco Placa de Rede Controlador de Barramento ISA Barramento ISA 6 BITS 8 MHz Placa FAX Modem IO IO IO Figura 5.4. Barramento local (VL-BUS) proposto por VESA. Barramento PCI ("Peripheral Component Interconnect") plug and play permite até 0 carregamentos elétricos (um deles pode ser um controlador para barramento ISA) trabalha com 32 ou 64 bits a uma velocidade de 33 MHz ou 66 MHz não carrega demais o barramento da CPU não possui dependência com o processador, por não se tratar de um barramento local conceitos de iniciador e alvo especificação permite a comunicação entre diversos barramentos isolados eletricamente através de uma Ponte PCI-PCI Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 2024 CPU Cache (Barramento Local) Subsistema de Memória Ponte PCI Barramento PCI 3264 bits 3366 MHz Controlador Gráfico Placa de Rede IO Ponte ISA Controlador de Disco Aúdio Vídeo Animado Memória Barramento ISA 6 bits 8 MHz Memória IO Placa FAX Modem IO Figura 5.43. Arquitetura PCI. Barramento USB ("Universal Serial Bus") Barramento AGP ("Accelerated Graphics Port") Barramento FireWire - IEEE 394-A Chipsets modernos Chipset é um grupo de circuitos integrados destinados a uma tarefa específica, como, por exemplo, construir um computador. No caso dos PCs, o chipset traz integrado uma série de dispositivos auxiliares, tais como: controladores de interrupções, de DMA e de memória dinâmica, temporizadores, pontes PCI e ISA, etc.. Cada chipset define um computador diferente. importância do chipset 440BX e 440GX => barramentos de 00 MHz Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 224 430VX 430HX 430TX 440FX 440BX 440GX Nome Triton II Triton III Triton IV - - - Lançamento Início 96 Início 96 Início 97 Início 97 Início 98 Início 98 Mercado Mediano Ponta Mediano Mediano Ponta Ponta Custo Médio Alto Alto Médio Alto Alto Clock (MHz) 50, 60, 66 50, 60, 66 50, 60, 66 50, 60, 66 60, 66, 00 60, 66, 00 Nr. CPU s 2 2 2 Limite cache 52 KB 52 KB 52 KB - - - possível cache 64 MB 52 MB 64 MB GB 2 GB 2 GB Paridade Não Sim Não Sim Sim Sim USB Não Sim Sim Sim Sim Sim AGP Não Não Não Não Sim Sim Oscilador 66 MHz 66 MHz CPU P566 MHz Relógio Barramento Local 66MHz 64 bits PCI Chipset 430LX "Mercury" 32 bits 33MHz 66MHz 64 bits Ponte PCI RAM Cache ISA 6 bits 8MHz Ponte ISA IO IO IO IO IO IO Figura 5.46. Diagrama em blocos com o Pentium de 66 MHz, ressaltando-se a velocidade e tamanho dos diversos barramentos. Oscilador 66 MHz 66MHz P5 MMX 200 MHz x n CPU n=3 Barramento Local 66MHz 64 bits Chipset 430TX "Triton IV" 66MHz 64 bits Ponte PCI RAM Cache Figura 5.47. Computador com P5 MMX 200 MHz, onde se deve notar o multiplicado por n (n = 3). Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 2224 Oscilador 66 MHz 66MHz P5-II 300 MHz x n CPU BSB 50 MHz 28 bits Cache FSB 66MHz 64 bits Chipset 440 FX 66MHz 64 bits Ponte PCI RAM Figura 5.48. Computador com P5-II300 MHz, onde se pode notar o BSB (Back Side Bus) e o FSB (Front Side Bus) de 66 MHz. Oscilador 00 MHz 00MHz P5-II 400 MHz x n CPU BSB 200 MHz 28 bits Cache FSB 00MHz 64 bits Chipset 00MHz 64 bits 440 BX PCI 32 bits 33MHz Ponte PCI RAM ISA 6 bits 8MHz Ponte ISA IO IO IO IO IO IO Figura 5.49. Computador com P5-II400 MHz, onde se pode notar o BSB (Back Side Bus) e o FSB (Front Side Bus) de 00 MHz. chipsets para PC00 (memórias síncronas) Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 2324 3500 3000 2500 2000 500 000 500 0 Velocidade MBs 540 2400 8 33 ISA PCI FSB BSB P5-II300 MHz 8 33 3200 800 ISA PCI FSB BSB P5-II400 MHz Figura 5.50. Comparação de velocidade entre os diversos barramentos presentes em computadores com P5-II de 300 MHz e 400 MHz. Exercícios 5-3) Qual o tempo mínimo, em períodos de clock de barramento, para realizar um acesso de IO, a 6 bits (ISA), quando: endereço base a ser acessado utilização da linha *0WS utilização da linha *IOCS6 par sim sim par sim não par não sim par não não ímpar sim sim ímpar sim não ímpar não sim ímpar não não resposta (em clocks ISA) 5-4) Qual a diferença entre os sinais *MEMR dos dois conectores que compõem o barramento ISA: o de 62 pinos e o de 36 pinos? 5-) Um técnico mediu a largura do pulso *IOW no barramento ISA de um computador antigo sendo aproximadamente igual a 450 ηs. Estime o número de estados de espera introduzidos pela placa-mãe do sistema? Qual a duração de um ciclo de barramento ISA para IO neste computador? Editora Ltda.
Arquitetura do PC e Barramento ISA Cap5: 2424 5-3) O que pode acontecer se, por engano, o projetista utilizar um 7404, ao invés do 7405, para acionar a linha IO CH RDY? 5-5) Ao depurar um circuito, um técnico verificou que o sinal *IO CS 6 estava sendo erroneamente ativado durante o ciclo de IO gerado pelas instruções mov dx,300h in ax,dx. Supondo que fossem desejados dois ciclos de barramento para a realização da comunicação (basta não utilizar o sinal *SBHE), que tipo de problema aquela ativação de *IO CS 6 causaria? 5-6) Repita o problema anterior, só que agora com o ciclo gerado por mov dx,300h in al,dx. 5-7) Repita o problema anterior, só que agora com o ciclo gerado por mov dx,300h in eax,dx. 5-9) (Concurso para o Quadro de Engenheiros Militares do Exército - especialidade eletrônica - 997) Um microprocessador, ao executar o programa listado abaixo, envia uma série de dados para um periférico mapeado no endereço 90h. Considerando que a execução de cada instrução leve exatamente período de relógio, faça um gráfico de nível lógico (0 ou ) versus tempo (em períodos de relógio) para cada um dos três bits menos significativos do dado escrito no endereço 90h. Programa: mov ax,0 out 90h,ax mov bx,5 LABEL: mov ax,bx inc ax out 90h,ax dec bx jnz LABEL mov ax,0 out 90h,ax halt Editora Ltda.