3/9/2010. Ligação da UCP com o barramento do. sistema. As funções básicas dos registradores nos permitem classificá-los em duas categorias:

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1 Arquitetura de Computadores Estrutura e Funcionamento da CPU Prof. Marcos Quinet Universidade Federal Fluminense P.U.R.O. Revisão dos conceitos básicos O processador é o componente vital do sistema de computação, responsável pela realização das operações de processamento e de controle, durante a execução de um programa Um programa, para ser efetivamente executado pelo processador, deve ser constituído de uma série de instruções de máquina. Para que a execução tenha início, as instruções devem ser armazenadas na memória principal Ao nos referirmos ao processador, é comum adotarmos os termos UCP e CPU, porém, a UCP é um dos componentes básicos de um processador 2 Revisão Revisão visão geral Funções básicas da UCP: Buscar na memória a instrução a ser executada Interpretar que operação a instrução está explicitando Buscar os dados onde estiverem armazenados Executar efetivamente a operação (lógica ou aritmética) com os dados Escrever os resultados produzidos na memória ou em um módulo de E/S Reiniciar o processo, buscando a próxima instrução UNIDADE DE CONTROLE IR S1 S2 Sn S1 S2 D A B ESTADO Rn... R1 R0 MAR MBR PC ULA R 3 4 1

2 Revisão barramento do sistema Ligação da UCP com o barramento do sistema Endereço Dados Controle ULA Unidade de controle Registradores Barramento do sistema Revisão - registradores A CPU precisa de um espaço de armazenamento temporário, para poder realizar suas operações Estas pequenas posições de memória são implementadas através de registradores Memória volátil, SRAM A quantidade de funcionalidade variam dependendo das decisões de projeto da CPU Representam o nível mais alto da hierarquia de memórias (maior custo, menor tempo de acesso, menor capacidade de armazenamento) 5 6 Organização de registradores As funções básicas dos registradores nos permitem classificá-los em duas categorias: Registradores visíveis ao usuário: podem ser usados pelos programadores de linguagem de máquina ou montagem para referenciar a memória, armazenar operandos, etc Registradores de controle e de estado: uso somente pela UC para controlar a operação da UCP e por programas privilegiados do S.O. para controlar a execução de programas Registradores visíveis ao usuário Podem ser referenciados pela linguagem de máquina que a CPU executa, podendo ser classificados como: Registradores de propósito geral; Registradores de dados; Registradores de endereço; Registradores de códigos de condição A quantidade e o tamanho dos registradores é de fundamental importância ao projeto do conjunto de instruções 7 8 2

3 Registradores visíveis ao usuário Número de registradores: Geralmente entre 8 e 32 Menos do que isto resulta em muitos acessos à memória Mais do que isto geralmente não apresenta muitos ganhos (não reduz substancialmente a quantidade de referências à memória) Arquiteturas RISC podem usar centenas (a ser discutido com mais detalhes) Registradores visíveis ao usuário Tamanho dos registradores: Devem ser suficientemente grandes para armazenar o maior endereço usado no sistema Devem ser capazes de conter valores da maioria dos tipos de dados Algumas linguagens permitem a combinação de dois registradores de dados, por exemplo, a linguagem C: Double int a; Long int a; 9 10 Registradores de controle e de estado Registradores essenciais para a execução de instruções: Contador de programa (PC) Registrador de instrução (IR) Registrador de endereçamento à memória (MAR) conectado diretamente ao barramento de endereço Registrador de armazenamento temporário de dados (MBR) conectado diretamente ao barramento de dados Este conjunto de registradores são usados para a transferência de dados entre a CPU e a memória Registradores de controle e de estado A CPU também utiliza um ou mais registradores conhecidos como palavra de estado do programa (PSW), contendo códigos de condição e outras informações de estado (normalmente representadas por 1 bit). Alguns dos campos são: Sinal; Zero; Vai-um; Igual; Overflow; Habilita/desabilita interrupção; Supervisor

4 Exemplos de organizações de registradores A seguir, estão ilustrados três organizações de registradores distintas, dose seguintes microprocessadores: (a) Motorola MC68000: divide seus registradores de 32 bits em 8 de dados (também utilizados como registradores índice) e 9 de endereço; Permite operar dados de 8, 16 ou 32 bits, de acordo com o código de operação; Inclui ainda um PC de 32 bits e um registrador de estado de 16 bits; Projeto para um conjunto de instruções regular, sem registradores de uso especial, mantendo a generalidade do código Exemplos de organizações de registradores (b) Intel 8086: abordagem diferente, todos os registradores são de uso geral: 4 registradores de dados de 16 bits; 4 registradores de 16 bits usados como apontadores e registradores índice; 4 registradores de segmento de 16 bits; PC e um conjunto de bits de estado e de controle; O uso de registradores de modo dedicado e implícito proporciona uma codificação mais compacta, mas com flexibilidade mais reduzida Exemplos de organizações de registradores (c) Intel I80386: Organização dos registradores visíveis ao usuário; Desenvolvido como uma extensão do 8086; Utiliza registradores de 32 bits, mas retém a organização de registradores do 8086 para fornecer compatibilidade com os programas desenvolvidos para sistemas anteriores; Esta restrição acaba restringindo os projetistas de 32 bits, devido a flexibilidade limitada. Exemplos de organizações de registradores

5 Ciclo de instrução da CPU Ciclo de instrução O ciclo de instrução inclui os seguintes subciclos: Busca Execução Interrupção: salva o estado de um processo atual e processa uma interrupção Indireto: acessos à memória adicionais, se for utilizado o endereçamento indireto Alternância entre instruções de busca e execução de instruções Transição de estados Ciclo de busca Composto pelas atividades: PC contém o endereço para a próxima instrução O endereço é colocado no MAR O endereço é colocado no barramento de endereço A unidade de controle requisita uma leitura na memória O resultado é colocado no barramento de dados, copiado no MBR e movido para o IR PC é incrementado de

6 Ciclo de busca Ciclo indireto Quando termina a busca, o R.I. é verificado para determinar se a instrução referencia algum operando com endereçamento indireto; caso seja este o caso, ocorre um ciclo indireto, composto por: Os n bits mais a direita do MBR (ref. à memória) são transferidos para o MAR; A unidade de controle requisita uma leitura de memória; O endereço do operando desejado é movido para a MBR Ciclo indireto Ciclo de execução Pode ter muitas formas, dependendo das instruções contidas no R.I. Pode incluir: Leitura e escrita na memória; Entrada e saída; Transferência de dados entre registradores; Operações da ULA

7 Ciclo de interrupção Ciclo de interrupção O conteúdo do PC deve ser salvo para que possa retomar sua atividade após a interrupção: O conteúdo do PC é copiado para a MBR; Posição especial da memória reservada (por exemplo, o topo de pilha) é carregada para a MAR; O conteúdo do MBR é escrito na memória; O PC é carregado com o endereço da rotina de interrupção; O próximo ciclo de instrução começará buscando a instrução apropriada Busca antecipada Durante a etapa de execução, normalmente não são feitos acessos a memória principal Durante este tempo (execução), é possível buscar a próxima instrução a ser executada Esta técnica visa melhorar a performance, mas não dobra a velocidade do computador, pois: Uma busca geralmente é feita em menos tempo do que uma execução de instrução E se forem buscadas várias das próximas instruções? O quê fazer no caso de desvios? Pipeline de instruções Adição de mais estágios no ciclo para aumentar a performance O maior desempenho não é obtido somente com avanços de hardware, mas também com o surgimento de técnicas de melhor organização e utilização da CPU O pipeline de instruções é uma técnica bastante utilizada, semelhante a uma linha de montagem, onde tarefas em diferentes estágios podem ser realizadas simultaneamente

8 Etapas do pipeline Pipeline de instruções Para aumentar o desempenho utilizando a técnica de pipeline, o processamento de uma instrução deve ser subdividido em um maior número de etapas: Busca de instrução (BI ou FI); Decodificação da instrução (DI); Cálculo de operandos (CO ou FO); Busca de operandos (BO); Execução da instrução (EI); Escrita de operando (EO ou WO) Pipeline A execução de instruções não passa necessariamente por todos os seis estágios definidos (ex.: uma instrução de carga não necessita do estágio de escrita do operando) Efeito de um desvio condicional no pipeline É possível que existam estágios com conflitos de acesso à memória (que não pode ser usada simultaneamente por estes estágios) Utilização de memória cache minimizam a execução de instruções na pipeline Desvios e interrupções podem afetar o desempenho do pipeline 31 O desvio é determinado apenas ao final da unidade de tempo

9 Limitações do pipeline Em teoria, parece que o aumento de estágios do pipeline tornaria mais rápida a taxa de execução Na prática, os fatores a seguir mostram que esta idéia não é válida: Cada estágio do pipeline tem um overhead na movimentação de dados entre áreas de armazenamento temporário e na execução de atividades de preparação e entrega de dados A lógica de controle necessária para manipular dependências e otimização da pipeline aumenta com o número de estágios Pipeline e desvios condicionais Desvios condicionais representam os maiores problemas para projetos de pipeline de instruções, por isso as seguintes técnicas podem ser adotadas para lidar com a situação: Múltiplos fluxos; Antecipação de busca da instrução-alvo de desvio; Memória de laço de repetição; Previsão de desvio; Atraso do desvio Múltiplos fluxos Abordagem que envolve duplicar os estágios iniciais da pipeline, buscando ambas instruções, usando dois fluxos de instruções Técnica de força bruta, apresenta os seguintes problemas: Múltiplas pipelines causam atrasos devido a contenção de acessos a registradores e à memória Podem entrar novas instruções de desvio adicionais na pipeline (requer um novo fluxo de instruções adicional) Busca antecipada Busca antecipada tanto da instrução-alvo do desvio quanto a instrução consecutiva ao desvio Sendo o desvio tomado ou não, a próxima instrução a ser executada já terá sido buscada antecipadamente

10 Memória de laço de repetição Uso de uma pequena memória de alta velocidade (preenchida pelo estágio de busca) usada para manter as n instruções mais buscadas recentemente, em sequência Caso o desvio seja, tomado, primeiro é verificada esta memória. Vantagens: Instruções seguintes estarão disponíveis sem a necessidade de acesso à memória; Se o desvio for apenas algumas posições adiante (comum em IF... THEN... ELSE); Adequada para laços de repetição ou iterações; 37 Memória de laço de repetição Conceito similar ao de memória cache, porém possui apenas algumas instruções sequenciais Técnica usada em computadores de alto desempenho como o CRAY-1 38 Previsão de desvio Pode utilizar diversas técnicas: Prever que o desvio nunca será tomado: continua a buscar instruções na sequência Prever que o desvio sempre será tomado: busca sempre as próximas instruções a partir do endereço-alvo do desvio Estudos comportamentais estimam que desvios são tomados mais de 50% das vezes Prever se o desvio será tomado ou não conforme o código da operação: taxas de sucesso superiores a 75% Estas estratégicas são essencialmente estáticas 39 Previsão de desvio Estratégias de previsão de desvio dinâmicas são baseadas em um histórico de instruções Um ou mais bits (chaves de desvio) podem ser usados para refletir a história recente da execução de instruções Usados pelo processador para decidir na próxima vez que a instrução for encontrada Armazenados em memória temporária de alta velocidade Uso de uma tabela de histórico de instruções de desvio usadas recentemente Uma mudança de previsão será feita após duas decisões erradas 40 10

11 Previsão de desvio Atraso no desvio Técnica simples e eficiente, reordena automaticamente as instruções de um programa, de modo que as instruções de desvio ocorram mais tarde Usadas em pipeline RISC (próximo capítulo)