ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS

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1 PAULA GHEDINI DER AGOPIAN ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS São Paulo 2008

2 PAULA GHEDINI DER AGOPIAN ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS Tese apresentada à Escola Politécnica da Universidade de São Paulo para obtenção do título de Doutor em Engenharia. São Paulo 2008

3 PAULA GHEDINI DER AGOPIAN ESTUDO DO EFEITO DE ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA NA REGIÃO LINEAR DE POLARIZAÇÃO EM DISPOSITIVOS SOI NMOSFETS ULTRA-SUBMICROMÉTRICOS Tese apresentada à Escola Politécnica da Universidade de São Paulo para obtenção do título de Doutor em Engenharia. Área de Concentração: Engenharia Elétrica/Microeletrônica. Orientador: Prof. Dr. João Antonio Martino São Paulo 2008

4 DEDICATÓRIA Dedico este trabalho ao meu marido, Fábio e aos meus filhos: Luís Felipe e Vinícius, que muito amo e aos quais muito devo. E aos meus pais: João Der Agopian Filho e Ieda Ghedini Machado Der Agopian (in memorian)

5 AGRADECIMENTOS Ao amigo e orientador Prof. Dr. João Antonio Martino, pela dedicação, atenção, incentivo e confiança para realização deste trabalho. Aos amigos do Grupo SOI-CMOS do LSI / EPUSP, pelas sugestões, discussões e incentivo no decorrer deste trabalho. Ao Laboratório de Sistemas Integráveis da Escola Politécnica da Universidade de São Paulo pela infra-estrutura oferecida para realização das pesquisas necessárias. À CNPq, pelo apoio financeiro que permitiu a realização deste trabalho. Ao meu marido e meus filhos que compartilharam de meus planos, me incentivando direta ou indiretamente a prosseguir nessa jornada. Que acompanharam com estímulo e carinho a minha vitória. A meus familiares pelo incentivo, compreensão e apoio. A tantas outras pessoas, que de alguma forma colaboraram para a realização deste trabalho e que, de forma involuntária, foram aqui omitidos.

6 RESUMO Este trabalho apresenta o estudo do efeito de elevação atípica da transcondutância na região linear de polarização devido ao efeito de corpo flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de transistores da tecnologia SOI nmosfet. Este estudo foi realizado com base em resultados experimentais e em simulações numéricas, as quais foram essenciais para o entendimento físico deste fenômeno. Além de contribuir com a explicação física deste fenômeno, este trabalho explora o efeito de corpo flutuante em diferentes estruturas (transistor de porta única, transistor de porta gêmea, transistor de múltiplas portas e transistores de canal tensionado), diferentes tecnologias e em função da temperatura (100K a 450K). A partir do estudo realizado em dispositivos SOI de porta única analisouse a influência das componentes da corrente de porta que tunelam através do óxido de porta do dispositivo, o potencial da região neutra do corpo do transistor, a taxa de recombinação de portadores, o impacto da redução da espessura do óxido de porta e também as dimensões físicas do transistor. Na análise feita da redução do comprimento de canal, verificou-se também que o GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos. Analisou-se também o efeito da elevação atípica da transcondutância para transistores SOI totalmente depletados, para os quais, este efeito ocorre apenas quando a segunda interface está acumulada, para as duas tecnologias estudadas (65nm e 130nm). A análise dos dispositivos de porta gêmea, que tradicionalmente são usados com a finalidade de minimizar o efeito de elevação abrupta de corrente de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando comparada à de porta única devido ao aumento da resistência série intrínseca à estrutura. O efeito de corpo flutuante também foi avaliado em função da temperatura de operação dos dispositivos. Para temperaturas variando de 100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para

7 temperaturas acima de 300K quanto abaixo da mesma. Quando estes resultados são apresentados graficamente, observa-se que o comportamento do limiar de GIFBE com a temperatura resulta no formato de uma letra C, onde o valor mínimo está a 300K. Este comportamento se deve à competição entre o processo de recombinação e a degradação efetiva da mobilidade. Uma primeira análise do GIFBE em diferentes estruturas de transistores também foi realizada. Apesar dos transistores de canal tensionado apresentarem o efeito para valores menores de tensão de porta, este efeito se manifesta com menor intensidade nestes transistores, devido a alta degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto, quando o foco são os transistores de múltiplas portas, os resultados obtidos demonstram que apesar destes dispositivos terem sido fabricados com dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin, da dopagem da região de canal e conseqüentemente do acoplamento das portas laterais com a superior. Palavras-chave: Tecnologia SOI. Elevação atípica da transcondutância. Efeito de corpo flutuante. FinFETs. Transistores com canal tensionado.

8 ABSTRACT This work presents the study of the Gate Induced Floating Body Effect (GIFBE) that occurs in the SOI MOSFET technology. This study has been performed based on experimental results and on numerical simulations, which were an essential auxiliary tool to obtain a physical insight of this effect. Besides the contribution on the physical explanation of this phenomenon, in this work, the floating body effect was evaluated for different structures (single gate and twin-gate transistors), different technologies (130nm and 65nm SOI CMOS technology) and as a function of the temperature (100K to 450K). From the study of the single gate devices, it was evaluated the gate tunneling current influence on GIFBE, the body potential in the neutral region, the recombination rate, the front gate oxide thickness reduction impact, besides the physical dimensions of the transistor. In the performed analysis, taking into account the channel length reduction, it was verified that the GIFBE tends to be less important for ultra-submicron devices. The GIFBE only occurs for fully depleted devices when the second interface is accumulated. In this situation, the floating body effect influence on fully depleted devices was also studied for both technologies (65nm and 130nm). The twin-gate devices analysis, that traditionally are used in order to minimize the Kink effect, show a GIFBE reduction for this structure when it is compared to the single gate one. This enhance in the electrical characteristics is due to the series resistance increase that is intrinsic of this structures. When the temperature variation from 100K to 450K was analyzed, it was obtained the C shape behavior for the floating body effect due to a competition between the recombination process and the effective mobility degradation factor. A first evaluation of the GIFBE occurrence in new devices was also performed. When the focus is the strained silicon transistor, a occurrence of GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs

9 earlier for strained transistor. This effect is less pronounced in this device because it presents strong effective mobility degradation. When the focus is FinFETs, the results show that although this device was fabricated with a high-k gate dielectric, the GIFBE still occurs and is strongly dependent on the device channel width. Keywords: SOI Technology. Gate induced floating body effect. Transconductance second peak. FinFETs. Strained transistors.

10 LISTA DE FIGURAS Figura 1 - Perfil de um transistor SOI nmosfet Figura 2 - Diagrama de Faixas de Energia de dispositivos MOS convencional (A), SOI de camada espessa (B) e SOI de camada fina (C) Figura 3 Variação da tensão de limiar com a polarização de substrato em dispositivos SOI totalmente depletados Figura 4 (A) Ilha de Potencial com uma barreira de potencial de 2nm de largura e 40mV de altura. (B) Função de onda Figura 5- Diagrama de faixas exemplificando os três principais tipos de injeção de portadores através do isolante Figura 6 - Curvas da densidade da corrente de tunelamento (J G ) em função da tensão aplicada à porta (V GF ) para t oxf variando de 2,9 a 6,2nm Figura 7 - Correntes de tunelamento que atuam em um transistor PD SOI MOSFET Figura 8 Diagrama de bandas de energia e mecanismo da corrente de tunelamento direto em transistores nmosfets com óxido de porta extremamente finos Figura 9 Esquema de representação do mecanismo de ionização por impacto em dispositivos SOI convencionais Figura 10 Curva da corrente de dreno em função da tensão aplicada à porta de um SOI nmosfet, com a presença do efeito de elevação abrupta de corrente Figura 11 Secção transversal de uma estrutura SOI MOSFET de porta gêmea Figura 12 Descrição do processo de obtenção de uma lâmina SOI com a região de silício sobre isolante tensionada em ambas as direções Figura 13 Esquema bidimensional das estruturas do Silício e da liga de Silício e Germânio (A) e da estrutura do silício tensionado (B) Figura 14 - Transistores com tensões mecânicas longitudinais. Força compressora (A) e força tensora (B)

11 Figura 15 Evolução dos transistores SOI MOSFET Figura 16 Estruturas de porta dupla: DELTA (A) e FinFET (B) Figura 17 Cortes transversais das estruturas π-gate e Ω-gate Figura 18 Concentração intrínseca de portadores e ionização incompletas de portadores em função da temperatura Figura 19 - Curva da mobilidade independente da tensão aplicada calculada para N A = cm -3 em função da temperatura Figura 20 Degradação da mobilidade em função da temperatura Figura 21 Corrente de dreno pela tensão de porta e a transcondutância correspondente, variando a tensão de porta tanto no sentido do negativo para o positivo como vice-versa, em um transistor SOI NMOSFET parcialmente depletado com espessura de óxido de porta de 2,5nm Figura 22 Curvas da transcondutância (A) e transcondutância normalizada (B) em função da tensão aplicada à porta para diferentes valores de V DS Figura 23 Curvas da transcondutância (A) e da transcondutância normalizada (B) em função da tensão aplicada à porta para diferentes valores de comprimentos de canais Figura 24 Curvas da transcondutância em função da tensão aplicada à porta par diferentes valores de largura de canal Figura 25 Comparação entre o comportamento da transcondutância e do potencial de corpo em função da tensão aplicada à porta simuladas considerando e sem considerar a corrente de tunelamento pela porta Figura 26 Curvas simuladas da transcondutância (A) e a transcondutância normalizadas (B) em função da tensão aplicada à porta para diferentes valores de V DS Figura 27 Transcondutância normalizada em função da tensão de porta (A) e a razão entre o segundo e o primeiro pico da transcondutância (B) para diferentes comprimentos de canais. Na figura (A), a seta indica o decrescimento de L do dispositivo

12 Figura 28 Curvas simuladas da transcondutância e do potencial de corpo em função da tensão aplicada à porta para dispositivos com L=10μm e V DS =25mV, variando a largura de canal Figura 29 Transcondutância e a derivada de gm em função a tensão de porta para diferentes níveis de corrente de porta Figura 30 Curvas da transcondutância e do potencial de corpo em função da tensão aplicada à porta para diferentes tempos de vidas de portadores. A seta indica o sentido do aumento do tempo de vida do portador Figura 31 Comportamento da transcondutância em função da tensão aplicada à porta do dispositivo para diferentes freqüências Figura 32 Secção transversal de uma estrutura SOI de porta gêmea Figura 33 Comparação entre a transcondutância e o potencial de corpo em função da tensão aplicada à porta para dispositivos de porta gêmea com V DS =50mV Figura 34 Relação entre o potencial de corpo extraído na região neutra do corpo e a tensão aplicada à porta para transistores de porta gêmea Figura 35 Curvas da transcondutância normalizada pela tensão de dreno em função da tensão aplicada à porta para L INNER variando no intervalo de 0.1μm até 10μm Figura 36 A resistência total e o fator de degradação efetivo de mobilidade em função do comprimento da região n+ de contato flutuante Figura 37 Transcondutância em função da tensão aplicada à porta para estruturas SOI convencional com resistência série adicional e para transistores de porta gêmea Figura 38 Transcondutância em função da tensão de porta com a tensão de dreno de 50mV, para um transistor SOI convencional e uma estrutura de porta gêmea Figura 39 - Transcondutância em função da tensão de porta com a tensão de dreno de 50mV, para um transistor SOI convencional com diferentes resistências em série com a fonte Figura 40 - Curvas da transcondutância normalizada em função da tensão de porta para diferentes espessuras do óxido de porta

13 Figura 41 Curva experimental da transcondutância em função da tensão aplicada a porta variando-se a tensão aplicada ao substrato (A) e a tensão de limiar obtida em função de V GB (B) para o transistor totalmente depletado da tecnologia de 130nm Figura Variação da tensão de limiar (V th ) e do limiar do segundo pico da transcondutância (Vt 2 ) em função da espessura do óxido de porta Figura 43 - Transcondutância em função da tensão de porta para diferentes espessuras de óxido de porta e concentrações de corpo para FD SOI nmosfets (A) and PD SOI nmosfets (B) Figura 44 - Curvas simuladas da transcondutância em função da tensão de porta para dispositivos PD com tensões de limiar constantes e diferentes espessuras de óxidos de porta Figura 45 - Comportamento do potencial de corpo em função da tensão aplicada à porta para diferentes t oxf e concentrações de corpo em transistores PD SOI nmosfets Figura 46 - Curvas experimentais da derivada da transcondutância em função da tensão aplicada a porta para diferentes tecnologias Figura 47 - Simulação da influencia do processo de recombinação no GIFBE Figura 48 Comportamento experimental da transcondutância em função da tensão aplicada à porta para temperatura variando de 150 K até 400 K (A). Derivada das curvas da transcondutância em função da tensão aplicada à porta para altas (B) e baixas temperaturas(c) Figura 49 - Comportamento experimental da transcondutância em função da tensão de porta para temperaturas variando entre 100K e 450K Figura 50 - Tensão de limiar do segundo pico da transcondutância obtido experimentalmente em diferentes temperaturas para diferentes larguras de canal (A) e diversos comprimentos de canal (B) Figura 51 - Competição entre as influências do processo de geraçãorecombinação e do fator θ no comportamento de Vt

14 Figura 52 - Comportamento simulado do efeito de corpo flutuante para diferentes temperaturas, desconsiderando a influência da tensão de limiar nos transistores parcialmente depletados Figura 53 Comportamento experimental do efeito de corpo flutuante compensando a influencia da variação da tensão de limiar para diversas temperaturas para transistores PD e FD com a mesma área de porta Figura 54 Curvas da corrente de dreno em função da tensão aplicada à porta para dispositivos scesl e convencional Figura 55 Curvas da corrente de dreno e da corrente de porta em função da tensão aplicada a porta Figura 56 Curvas da transcondutância em função da tensão aplicada na porta um transistor SOI convencional e outro scesl de mesmas dimensões variando-se a polarização de substrato entre 0V e -40V Figura 57 - Curvas da corrente de porta em função da tensão aplicada à porta para transistores SOI convencionais e scesl variando-se a área de porta dos mesmos Figura 58 Curvas da transcondutância em função da tensão aplicada à porta para transistores de canal tensionado e convencionais, variando-se o comprimento (A) e a (B) largura do canal Figura 59 Perfil de um transistor FinFET Figura 60 Curvas da transcondutância em função da tensão aplicada à porta de uma transistor com estrutura FinFET variando-se a tensão de substrato Figura 61 Curvas da transcondutância em função da tensão aplicada à porta para diferentes tensões de substrato com dispositivos com a largura de canal igual a 10μm(A) e 3μm(B) Figura 62 Perfil da estrutura FinFET que mostra apenas a influência das portas laterais de um transistor com W grande Figura 63 Curvas da transcondutância em função da tensão aplicada à porta para transistor de W Fin de 20nm variando a polarização de substrato (A) e variando o comprimento de canal (B)

15 LISTA DE TABELAS Tabela 1 - Parâmetros de ajuste do modelo Watt Tabela 2 - Parâmetros de ajuste do modelo de Fowler Nordheim Tabela 3 Parâmetros de ajuste utilizados pelo modelo SHIRATA, representados nas equações (39, 40) Tabela 4 - Valores experimentais de V th e Vt 2 para as tecnologias de 130nm e 65nm Tabela 5 - Valores da degradação efetiva da mobilidade com a variação da temperatura para dispositivos PD SOI nmosfets Tabela 6 - Comparação entre Vt 2 extraído para estruturas com e sem halo Tabela 7: Variação da tensão de limiar dos transistores com tensão mecânica em relação ao transistor de referência

16 LISTA DE SÍMBOLOS C D Capacitância da região de depleção por unidade de área [F/cm 2 ] C ox Capacitância do óxido de porta do transistor MOS convencional por unidade de área [F/cm 2 ] C oxb Capacitância do óxido enterrado por unidade de área [F/cm 2 ] C oxf Capacitância do óxido de porta do transistor SOI por unidade de área [F/cm 2 ] C Si Capacitância da camada de silício por unidade de área [F/cm 2 ] C it C itf C itb D nb Capacitância de armadilhas de interface por unidade de área [F/cm 2 ] Capacitância de armadilhas da primeira interface por unidade de área [F/cm 2 ] Capacitância de armadilhas da segunda interface por unidade de área [F/cm 2 ] Constante de difusão para elétrons no corpo do transistor [cm 2 /s] E Campo elétrico lateral [V/cm 2 ] E A E C E D E g E F E FM E Fn E Fp Ei ETRAP E V Energia de ionização do aceitador [ev] Nível energético do extremo inferior da Faixa de Condução [ev] Energia de ionização do doador [ev] Largura em energia da faixa proibida [ev] Nível de Fermi da camada de silício [ev] Nível de Fermi no metal de porta [ev] Nível de Fermi da camada de silício tipo N [ev] Nível de Fermi da camada de silício tipo P [ev] Nível intrínseco [ev] Diferença entre o nível de energia da armadilha e o nível intrínseco de Fermi [ev] Nível energético do extremo superior da Faixa de Valência [ev] E eff Campo elétrico efetivo [V/cm 2 ]

17 gm Transcondutância de saída do transistor [S] gm max H Fin I DS I i I ON I OFF Máxima transcondutância do transistor SOI convencional [S] Altura do transistor FinFET [nm] Corrente entre Dreno e Fonte [A] Corrente de lacunas geradas por impacto [A] Corrente de Saturação [A] Corrente de Fuga para tensão de porta igual a 0V [A] J G Densidade da corrente de tunelamento pela porta [A/cm 2 ] J FN Densidade de corrente de tunelamento de elétrons [A/cm 2 ] J FP Densidade de corrente de tunelamento de lacunas [A/cm 2 ] k Constante de Boltzmann [1,38066 x J/K] L Comprimento de canal do transistor [μm] L eff L inner L mestre L escravo n Comprimento efetivo de canal do transistor [μm] Comprimento da região n+ de contato flutuante [μm] Comprimento do canal do transistor dominante [μm] Comprimento do canal do transistor escravo [μm] concentração de elétrons N a Concentração da camada de silício [cm -3 ] N ab Concentração do substrato do transistor SOI [cm -3 ] N af Concentração da camada de silício do transistor SOI [cm -3 ] ni Concentração intrínseca de portadores [cm -3 ] Nit F Concentração de armadilhas na primeira interface [cm -3 ] Nit B Concentração de armadilhas na segunda interface [cm -3 ] N ref Valor de referência de dopantes para cálculo de mobilidade q Carga elementar do elétron [1, C] Q depl Carga de depleção [C/cm 2 ] Q inv Carga de inversão [C/cm 2 ] Q inf Carga de inversão da primeira interface [C/cm 2 ] Q ox Carga do óxido de porta em dispositivos MOS [C/cm 2 ] Q oxf Carga do óxido de porta em dispositivos SOI [C/cm 2 ] Q oxb Carga do óxido enterrado em dispositivos SOI [C/cm 2 ] Q sb Carga do silício na segunda interface [C/cm 2 ]

18 R SRH S S acc S depl T Taxa de recombinação de portadores calculada por SRH Inclinação de Sublimiar [mv/década.] Inclinação de Sublimiar com a segunda interface acumulada [mv/dec]. Inclinação de Sublimiar com a segunda interface depletada [mv/dec]. Temperatura absoluta [K] t ox Espessura do óxido de porta [nm] t oxb Espessura do óxido enterrado [nm] t oxf Espessura do óxido de porta [nm] t Si V B V DS V DSsat V EA V FB V GB V GF V GT Vt 2 V th V th,accb V th,invb V th,deplb V GB,accB W W Fin Espessura da camada de silício [nm] Tensão aplicada ao substrato do transistor MOS [V] Tensão entre Dreno e Fonte [V] Tensão de saturação [V] Tensão Early [V] Tensão de faixa plana [V] Tensão aplicada ao substrato do transistor SOI [V] Tensão aplicada à porta do transistor SOI [V] Sobretensão de limiar [V] Limiar do segundo pico da transcondutância [V] Tensão de limiar da primeira porta do transistor SOI MOSFET [V] Tensão de limiar da primeira porta do transistor SOI MOSFET com a segunda interface acumulada [V] Tensão de limiar da primeira porta do transistor SOI MOSFET com a segunda interface invertida [V] Tensão de limiar da primeira porta do transistor SOI MOSFET com a segunda interface depletada [V] Tensão aplicada ao substrato do transistor SOI MOSFET para que a segunda interface acumule [V] Largura de canal do transistor [μm] Largura do transistor FinFET [μm]

19 x d1 x d2 x dmáx α ε Si ε ox φ SB φ SF φ F φ ms φ msf φ msb φ t μ n τ P τ N μ 0 μ eff μ Ln μ nl μ ΙΙ μ CCS μ N Espessura da região de depleção da primeira interface [μm] Espessura da região de depleção da segunda interface [μm] Profundidade máxima da região de depleção [μm] Parâmetro resultante da associação das capacitâncias do transistor MOSFET Permissividade do silício [1,06 x F/cm] Permissividade do óxido de silício [3,45 x F/cm] Potencial de superfície da segunda interface [V] Potencial de superfície da primeira interface [V] Potencial de Fermi da camada de silício [V] Função trabalho entre metal e silicio [V] Função trabalho entre metal e silicio da primeira interface [V] Função trabalho entre metal e silicio da segunda interface[v] tensão térmica [mv] Mobilidade efetiva dos elétrons na camada de silício [cm 2 /V s] Tempo de vida das lacunas [s] Tempo de vida dos elétron [s] Mobilidade de baixo campo [cm 2 /V s] Mobilidade efetiva dos portadores [cm 2 /V s] Mobilidade que considera a dispersão dos portadores na rede cristalina [cm 2 /V s] Mobilidade resultante do mecanismo de espalhamento de rede [cm 2 /V s] Mobilidade resultante do mecanismo de espalhamento por impurezas ionizadas. [cm 2 /V s] Mobilidade resultante do mecanismo de espalhamento portadorportador. [cm 2 /V s] Mobilidade resultante do mecanismo de espalhamento por impurezas neutras. [cm 2 /V s]

20 μ LIC μ SS μ VS Mobilidade resultante dos mecanismos independentes da tensão aplicada ao dispositivo. [cm 2 /V s] Mobilidade resultante do espalhamento de superfície. [cm 2 /V s] Mobilidade resultante da velocidade de saturação do portador. [cm 2 /V s] θ 0 Fator de degradação aparente da mobilidade [V -1 ] θ B θ E Fator de degradação da mobilidade pela polarização do substrato [V -1 ] Fator de degradação de mobilidade pelo campo elétrico vertical [V -1 ] α R Fator de degradação de mobilidade devido à resistência série [V -1 ] θ fator de degradação efetiva da mobilidade [V -1 ] γ constante de efeito de corpo [adimensional]

21 LISTA DE ABREVIATURA CESL CMOS DIBL EVB ECB FD FN GIFBE HVB IMEC KUL LKE LPLV MOS MOSFET NFD PD scesl SOI SRH ssoi ULSI Contact-Etch Stop Layer Complementary Metal-Oxide-Semiconductor Drain-Induced Barrier Lowering Electron Valence Band [A] Electron Conduction Band [A] Fully depleted Fowler-Nordheim Gate Induced Floating Body Effect Hole Valence Band [A] Interuniversity Microelectronics Center Katholieke Universiteit Leuven Linear Kink Effect Low-power Low-voltage Metal-Oxide-Semiconductor Metal-Oxide-Semiconductor Field-Effect Transistor Near-fully depleted Partially Depleted strained Contact-Etch Stop Layer Silicon-On-Insular Shockey-Read-Hall strained Silicon-On-Insulator Ultra Large Scale Integration

22 ÍNDICE 1 INTRODUÇÃO OBJETIVO DO TRABALHO APRESENTAÇÃO DO TRABALHO CONCEITOS BÁSICOS TECNOLOGIA SOI CLASSIFICAÇÃO DOS TRANSISTORES SOI CARACTERÍSTICAS ELÉTRICAS DO TRANSISTOR SOI MOSFET Tensão de Limiar Efeito de Corpo Transcondutância Tempos de Vida de Geração e de Recombinação CORRENTES DE TUNELAMENTO Corrente de Tunelamento Direto EFEITOS DE CORPO FLUTUANTE Mecanismo da Ionização por Impacto Efeito de Elevação Abrupta de Corrente de Dreno (Kink Effect) Efeito Bipolar Parasitário TRANSISTOR DE PORTA GÊMEA SOI NMOSFET TRANSISTOR DE CANAL TENSIONADO Tensão mecânica bi-direcional Tensão mecânica longitudinal TRANSISTOR FINFET INFLUÊNCIA DA TEMPERATURA Tensão de Limiar Mobilidade Degradação efetiva da mobilidade Transcondutância Ionização por Impacto e Tensão de Ruptura... 67

23 2.9.6 Taxa de Recombinação SIMULADOR NUMÉRICO Modelos utilizados nas simulações EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM TRANSISTORES SOI DE PORTA ÚNICA Resultados Experimentais Resultados Simulados EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM TRANSISTORES DE PORTA GÊMEA RESULTADOS SIMULADOS RESULTADOS EXPERIMENTAIS INFLUÊNCIA DE PARÂMETROS FÍSICOS E DA TEMPERATURA NO EFEITO DE ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA INFLUÊNCIA DA REDUÇÃO DA ESPESSURA DO ÓXIDO DE PORTA ESTUDO EM FUNÇÃO DA TEMPERATURA ESTUDO DO EFEITO DA ELEVAÇÃO ATÍPICA DA TRANSCONDUTÂNCIA EM NOVAS ESTRUTURAS TRANSISTORES COM CANAL TENSIONADO Características dos dispositivos medidos Resultados Experimentais TRANSISTORES FINFETS Características dos Dispositivos Resultados Experimentais CONCLUSÕES DO TRABALHO PUBLICAÇÕES GERADAS DURANTE O PERÍODO DO DOUTORADO ARTIGOS EM REVISTAS ARTIGOS EM CONGRESSOS FORUM DE ESTUDANTES REFERÊNCIAS BIBLIOGRÁFICAS APÊNDICE A...145

24 24 1 INTRODUÇÃO Com a redução das dimensões a níveis ultra-submicrométricos, a tecnologia CMOS de fabricação de circuitos integrados vem sendo substituída pela tecnologia SOI (Silicon- On-Insulator) principalmente devido aos efeitos de canal curto. Na tecnologia CMOS convencional os dispositivos MOS são implementados em lâminas de silício, enquanto que na tecnologia SOI CMOS, os dispositivos são implementados em uma camada de silício sobre isolante, o que auxilia na redução dos efeitos de canal curto além de isolar dieletricamente os dispositivos. A tecnologia SOI inicialmente era utilizada em aplicações específicas tais como aviões e satélites, devido à sua alta resistência à radiação 1, 2 e baixa sensibilidade dos parâmetros elétricos com a variação de temperatura 3, 4. Atualmente, é uma realidade na fabricação de microprocessadores e memórias, onde podemos citar empresas como IBM, Intel e Motorola. Como exemplo de outros circuitos comerciais construídos em tecnologia SOI pode-se citar ainda, os divisores de freqüência na faixa de 1 a 2,5GHz 5, os circuitos Prescaler de 2GHz 6, além de aplicações de circuitos de baixo consumo de potência e baixa tensão de alimentação, as chamadas low-power low-voltage technologies 7. Com a redução cada vez mais acentuada das dimensões dos dispositivos, reduziu-se também a espessura do dielétrico de porta. Para espessuras de dielétrico de porta muito finas, ocorre o aparecimento de uma corrente de fuga indesejável pela porta do dispositivo. Esta corrente, chamada de tunelamento, torna-se cada vez mais significativa devido ao escalamento das tensões aplicadas ao dispositivo não serem proporcionais ao escalamento das dimensões. A corrente de fuga pela porta supracitada é formada por diferentes parcelas de tunelamento 8, onde ECB é a corrente proveniente do tunelamento dos elétrons da banda de condução do silício através do óxido, EVB a corrente de tunelamento de elétrons da banda de valência do silício e HVB o tunelamento de lacunas para a banda de valência do silício. Adicionalmente às correntes de fuga pela porta dos transistores, deve-se considerar que nos dispositivos fabricados em lâminas SOI, a camada de silício fica isolada do substrato devido ao óxido enterrado (corpo flutuante). A parcela de

25 25 corrente HVB aumenta o potencial do canal (corpo flutuante), diminuindo a tensão de limiar, dando origem a um segundo pico na transcondutância chamado GIFBE (Gate Induced Floating Body Effect) ou efeito de elevação atípica da transcondutância. Este novo efeito foi observado inicialmente em / , quando notouse que este efeito é mais pronunciado em transistores SOI parcialmente depletados, porém também pode ocorrer em dispositivos SOI totalmente depletados quando a segunda interface encontra-se acumulada e em transistores MOS convencionais quando operando em temperaturas criogênicas. O estudo deste efeito de corpo flutuante e a compreensão física deste fenômeno é de grande importância pois com a progressiva redução dos dispositivos ele se torna cada vez mais significativo, podendo então prejudicar o funcionamento dos novos dispositivos de porta simples e múltiplas portas. Um dos objetivos da contínua redução de canal é o aumento da capacidade de condução de corrente. Como os efeitos de canal curto nos transistores de porta única afetam diretamente o controle da corrente devido ao aumento significativo do controle das cargas pelas regiões de fonte e dreno, a tecnologia SOI tem procurado alternativas como os transistores de múltiplas portas e os dispositivos de canal tensionados. Além das considerações sobre o tipo de estrutura a ser empregada, outro fator importante que deve ser considerado é a contínua redução da espessura do dielétrico de porta. A utilização de novos materiais dielétricos e novos materiais de porta também são elementos importantes a serem considerados. A utilização de materiais de alta constante dielétrica (high-k) na região de porta tem permitido a utilização de espessuras físicas substancialmente maiores comparados aos filmes de oxinitretos de silício além de possibilitar menor corrente de tunelamento através da porta MOS. Diversos materiais têm sido empregados na deposição como óxidos de háfnio, alumínio, titânio, lantânio, tântalo, dentre outros 11,12,13. Com tantas variáveis de processo e devido à tecnologia SOI ter se tornado uma realidade, esta tecnologia vem sendo amplamente estudada e a compreensão de efeitos de corpo flutuante incluindo o efeito de elevação atípica da transcondutância é necessária para a análise e o aperfeiçoamento dos novos projetos.

26 OBJETIVO DO TRABALHO Este trabalho tem como objetivo estudar teórica e experimentalmente a elevação atípica da transcondutância na região linear de polarização em transistores SOI MOSFET ultra-submicrométricos avançados. Estes transistores foram fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Este estudo foi realizado tanto em transistores SOI parcialmente depletados (PD) quanto em transistores totalmente depletados (FD). Os dispositivos parcialmente depletados atualmente são as aplicações mais comuns de dispositivos SOI devido a sua compatibilidade entre as seqüências de processos com transistores convencionais (Bulk Technology). Os transistores SOI totalmente depletados (FD), permitem uma melhora significativa no desempenho do dispositivo, porém as espessuras ultra-finas da camada de silício na fabricação dos transistores totalmente depletados acrescentam uma maior variação da tensão de limiar ao longo da lâmina e precisa ser bem controlada. Este trabalho foi desenvolvido através de simulações numéricas e de medidas experimentais nos dispositivos SOI ultra-submicrométricos fabricados no IMEC com as tecnologias SOI CMOS de 130nm e 65nm. Foi estudada a influência do comprimento e da largura do canal, da tensão de dreno, da tensão de substrato, do tempo de vida dos portadores e dos níveis de corrente de porta no efeito de elevação atípica da transcondutância, além de, contribuir com a análise física mais profunda do fenômeno em questão. Também foi avaliada a influência da redução da espessura do dielétrico de porta no comportamento da elevação atípica da transcondutância com o objetivo de prever o que ocorrerá com a contínua evolução das tecnologias e a influência da temperatura, na faixa de 100K a 500K. Após estes estudos, um breve estudo do efeito da elevação atípica da transcondutância em estruturas que tem sido propostas com o intuito de prolongar a utilização dos transistores MOS foi realizado. As estruturas avaliadas foram duas: os transistores de canal tensionado e os transistores de múltiplas portas.

27 APRESENTAÇÃO DO TRABALHO Este trabalho encontra-se dividido em 7 capítulos, os quais estão listados a seguir: No capítulo 2 são apresentados os fundamentos teóricos que sustentam o desenvolvimento do trabalho proposto. Neste capítulo será inicialmente apresentada uma revisão bibliográfica sobre os transistores SOI MOSFETs (tanto totalmente quanto parcialmente depletados) e suas principais características elétricas. Será também apresentada a influência da temperatura na operação destes transistores. O capítulo 3 descreve o efeito da elevação atípica da transcondutância na região linear de polarização nos transistores SOI de porta única. Apresenta uma análise física mais profunda do comportamento do efeito em questão e os resultados obtidos experimentalmente e através de simulações numéricas para transistores de porta única da tecnologia de 130nm. No capítulo 4 é realizada análise deste efeito em transistores de porta-gêmea, que anteriormente a este trabalho haviam sido propostos como uma alternativa para a redução do efeito de elevação abrupta de corrente de dreno que por sua vez ocorre para altas tensões aplicadas ao dreno do dispositivo devido ao mecanismo de ionização por impacto. No capítulo 5 é realizada a análise da influência da redução da espessura do dielétrico de porta na elevação atípica da transcondutância e a tendência da migração para transistores fabricados em tecnologias menores, assim como o estudo deste efeito em função da temperatura (100K a 500K). No capítulo 6 é realizada uma primeira análise do efeito da elevação atípica da transcondutância em estruturas avançadas, que foram propostas a fim de melhorar o desempenho e prolongar a utilização dos transistores MOSFETs. No capítulo 7 são apresentadas as conclusões deste trabalho além de algumas sugestões de trabalhos futuros através dos quais acreditamos poder ampliar ainda mais a análise realizada durante o período de doutorado.

28 28 2 CONCEITOS BÁSICOS 2.1 TECNOLOGIA SOI Na tecnologia MOS convencional, os transistores são fabricados em lâminas de silício cuja espessura é bastante superior à utilizada efetivamente na região ativa do transistor. A interação entre o dispositivo e o substrato apresenta efeitos parasitários, como o efeito tiristor parasitário inerente à estrutura MOS e as elevadas capacitâncias parasitárias. A tecnologia SOI consiste na fabricação de dispositivos integrados em uma camada de silício isolada do substrato por meio de um óxido enterrado. Este isolamento entre a região ativa do transistor e o substrato minimiza ou suprime os efeitos parasitários existentes na estrutura MOS. A Figura 1 apresenta o perfil de um transistor SOI nmosfet onde t oxf é a espessura do óxido de porta, t Si, a espessura da camada de silício, t oxb, a espessura do óxido enterrado, V GF, indica a tensão aplicada na porta e V GB a tensão aplicada no substrato. Porta (V GF ) t oxf t Si t oxb Fonte Dreno Óxido de Porta N+ P N+ Óxido Enterrado Substrato 1 a Interface 2 a Interface 3 a Interface Substrato (V GB ) Figura 1 - Perfil de um transistor SOI nmosfet.

29 CLASSIFICAÇÃO DOS TRANSISTORES SOI As características físicas dos transistores SOI MOSFETs dependem fortemente da espessura (t Si ) e da concentração de dopantes da camada de silício sobre a qual são construídos. A partir destes dados, três tipos de estruturas de transistores são obtidas: os transistores totalmente depletados, parcialmente depletados e próximos da total depleção. Para transistores MOS, a zona de depleção formada quando se aplica a tensão de limiar na porta compreende a região situada entre interface do óxido de porta e a camada de silício (Si-SiO 2 ) e a profundidade máxima de depleção (x dmáx ) que pode ser representada pela equação 14 : x dmáx = 2ε Si 2φ F q N af ( 1 ) onde kt N af φ = F ln ( 2 ) q ni ε Si é a permissividade do Silício, q é a carga elementar do elétron, N af é a concentração de portadores da camada de silício, k é a constante de Boltzmann, T é a temperatura absoluta, ni é a concentração intrínseca de portadores e φ F é o potencial de Fermi. Os transistores SOI parcialmente depletados possuem a espessura da camada de silício superior ao dobro da profundidade máxima de depleção, não existindo assim qualquer interação entre as zonas de depleção provenientes da primeira e da segunda interfaces, existindo portanto uma região neutra entre as duas zonas de depleção. Esta região neutra pode ou não possuir um contato de corpo. Se este contato de corpo existir e for ligado à terra este dispositivo apresentará o mesmo comportamento de um transistor MOS convencional. Caso esta região neutra permaneça eletricamente flutuando, o transistor SOI parcialmente depletado

30 30 apresentará alguns efeitos chamados de efeitos de corpo flutuante, como por exemplo, o efeito de elevação abrupta de corrente (Kink effect) e o efeito bipolar parasitário entre fonte e dreno. Os transistores SOI totalmente depletados possuem a espessura da camada de silício inferior à profundidade máxima de depleção. Portanto, a camada de silício estará totalmente depletada quando a tensão aplicada na porta for igual ou maior a tensão de limiar, pois a zona de depleção já atinge a segunda interface independentemente da condição de polarização de substrato. Estes dispositivos apresentam vantagens em relação aos MOS convencionais tais como maior transcondutância, menor efeito de canal curto, melhora no comportamento da região de sublimiar e total imunidade ao efeito de elevação abrupta de corrente. Os dispositivos que tem sua espessura de camada de silício maior que a profundidade máxima de depleção e menor que o dobro da mesma são classificados como dispositivos próximos à depleção total e podem se comportar ora como um SOI de camada espessa ora como um SOI de camada fina dependendo das condições de polarização da segunda interface. Quando a primeira e a segunda interface estiverem polarizadas de forma que as duas regiões de depleção se encontrem, haverá interação entre as duas interfaces e o dispositivo comporta-se como um SOI totalmente depletado. Caso este encontro entre as camadas de depleção não ocorra, o dispositivo comporta-se como um SOI parcialmente depletado. Esta diferença entre os dispositivos MOS convencional, SOI parcialmente depletado e SOI totalmente depletado está apresentada no diagrama de faixas de energia da Figura 2.

31 Óxido de Porta Óxido Enterrado Óxido de Porta Óxido Enterrado Óxido de Porta 31 E C E I E F (A) VG E F E V Xdmáx E C E I E F (B) VGF E F E V VGB E F Xdmáx Xdmáx t si EC E I (C) V GF E F E F E V V GB E F t si Figura 2 - Diagrama de Faixas de Energia de dispositivos MOS convencional (A), SOI de camada espessa (B) e SOI de camada fina (C).

32 32 onde, E C é o nível energético do extremo inferior da Faixa de Condução, E F o nível de Fermi da camada de silício, E FM o nível de Fermi no metal de porta, Ei o nível intrínseco, Ev o nível energético do extremo superior da Faixa de Valência e t Si a espessura da camada de silício. Quanto ao modo de funcionamento os dispositivos SOI MOSFETs ainda podem ser classificados como: tipo enriquecimento ou tipo acumulação. Nos transistores do tipo enriquecimento (modo inversão) a passagem da corrente entre fonte e dreno ocorre devido à inversão dos portadores na região do canal (interface óxido de porta/ camada de silício). Os transistores do tipo acumulação são formados pelo mesmo tipo de semicondutor, tanto na região do canal como na região de fonte e dreno, tendo a região do canal um nível de dopagem inferior ao de fonte e dreno. Os transistores tipo acumulação podem portanto ser dos tipos P+ /P- /P+ (pmosfet) ou N+ /N- /N+ (nmosfet). A passagem da corrente entre fonte e dreno neste tipo de dispositivo ocorre devido à acumulação dos portadores na região do canal (interface Si-SiO 2 ). 2.3 CARACTERÍSTICAS ELÉTRICAS DO TRANSISTOR SOI MOSFET Tensão de Limiar A tensão de limiar (V th ) do dispositivo MOSFET é a tensão, que aplicada na porta, induz na superfície do silício um potencial de 2φ F. Para os transistores nmosfets convencionais é dada por 15 : onde, V th q N af xdmáx = VFB + 2 φf + ( 3 ) C ox

33 33 V FB Q ox = φ ms ( 4 ) Cox C ox ε t ox = ( 5 ) ox sendo, φ ms é a diferença da função trabalho metal-silício, Q ox é a carga efetiva do óxido por unidade de área, V FB é a tensão de faixa plana (4), C ox é a capacitância do óxido por unidade de área (5) e ε ox é a permissividade do óxido. Para os transistores SOI MOSFETs parcialmente depletados e os transistores perto da depleção total que não possuem interação entre as regiões de depleção de primeira e segunda interfaces, também é válida a equação (3), pois estes se comportam como um transistor MOS convencional. Para os transistores totalmente depletados, onde há a interação das regiões de depleção das duas interfaces (SOI MOSFETs totalmente depletados), as equações de tensões de porta e substrato, desprezando-se as armadilhas de interface, são expressas pelas equações de Lim & Fossum 16 : V GF 1 Q Qdepl Q C + C invf φ ( 6 ) Coxf oxf = Si Si msf φ SF φsb 2 C oxf C oxf Coxf V GB 1 Qdepl Q Q C C + SB φ ( 7 ) Coxb = oxb Si Si msb φsf φ SB 2 Coxb C oxb C oxb onde, Q depl = q N t é a carga de depleção na camada de silício; af Si C oxf ε t ox = é a capacitância do óxido de porta por unidade de área; oxf

34 34 C oxb ε t ox = é a capacitância do óxido enterrado por unidade de área; oxb C Si ε Si = é a capacitância da camada de silício por unidade de área; t Si sendo, φ msf a diferença de função trabalho entre a porta e a camada de silício, φ msb a diferença de função trabalho entre o substrato e a camada de silício, Q oxf a carga efetiva do óxido de porta por unidade de área, Q oxb a carga efetiva do óxido enterrado por unidade de área, φ SF e φ SB são os potenciais de superfície das primeira e segunda interfaces respectivamente, Q SB a carga no silício na segunda interface (Q SB >0 acumulação e Q SB <0 inversão, para o transistor SOI nmosfet). Partindo das equações (6) e (7), pode-se obter a equação da tensão de limiar em função das polarizações da porta e do substrato 16 para o transistor SOI nmosfet: - Para a segunda interface acumulada (V th, accb ): V = Q C φ oxf Si depl th, accb φ msf F ( 8 ) C oxf C oxf 2Coxf Q - Para a segunda interface invertida (V th, invb ): V Q 2 Q oxf depl th, invb = φ mfs + φf ( 9 ) Coxf 2Coxf - Para a segunda interface depletada (V th, deplb ): C C = ( 10 ) Si oxb ( ) ( V ) GB V GB accb C + C V th, deplb Vth, accb, Coxf Si oxb onde, V, é a tensão aplicada ao substrato para que a segunda interface GB accb acumule.

35 35 As equações (8), (9) e (10) são validas admitindo-se que a espessura das regiões de inversão e acumulação sejam desprezíveis. A variação da tensão de limiar da primeira interface que ocorre nos transistores totalmente depletados devido a polarização do substrato discutida acima, pode ser representada também pela Figura 3. Tensão de Limiar Acumulação da segunda interface Depleção total Modelo Experimental 0V Inversão da segunda interface Tensão de Substrato Figura 3 Variação da tensão de limiar com a polarização de substrato em dispositivos SOI totalmente depletados Efeito de Corpo O efeito de corpo é definido como a dependência da tensão de limiar com a tensão aplicada ao substrato. Para os dispositivos convencionais a tensão de limiar pode ser escrita como: 7 Q Q V = φ + th ox b φms + 2 F ( 11 ) Cox Cox onde, Q b Si a ( V ) = 2 ε q N 2φ ( 12 ) F B

36 36 com V B sendo a tensão aplicada ao substrato. Nos dispositivos SOI parcialmente depletados a tensão de limiar não varia com a polarização do substrato porque não há acoplamento entre primeira e segunda interface. Entretanto para o PD SOI com corpo flutuante, o Potencial de corpo V B, é determinado pelos efeitos capacitivos e pelas correntes de fuga Em dispositivos SOI totalmente depletados, a constante de efeito de corpo pode ser obtida pela capacitância de acoplamento entre a porta e a camada de silício, através de uma rede capacitiva composta pelas capacitâncias do óxido de porta, do óxido enterrado e do filme de silício, sendo dado por: 17 γ = C oxf C Si C ( C + C ) Si oxb oxb t oxf γ ( 13) t oxb sendo γ um número adimensional. A dependência de V th com V GB diminui com o aumento de t oxb. Quando t oxb é muito espesso (C oxb 0), a tensão de limiar é virtualmente independente de V GB Transcondutância A transcondutância (gm) de um transistor MOS pode ser definida como a medida da eficácia do controle da corrente de dreno pela tensão aplicada à porta. A transcondutância pode ser calculada através da equação (14): di DS gm = ( 14 ) dv GF Para um transistor nmos, usando a lei de Ohm em uma seção do canal de inversão tem-se: 18

37 37 I DS dφsf = Wμ Q ( 15) n invf ( y) dy Resolvendo a equação (15) para dispositivos SOI nmosfets com as condições de segunda interface depletada e acumulada, obtém-se na região triodo (16) e na região saturação (17): I DS WμnC = L oxf 2 V ( V ) ( 1+ ) DS GF Vth VDS α 2 ( 16) I DS WμnC = 2L oxf V V ( ) ( GF th 1+ α )2 ( 17 ) onde L é o comprimento do canal do transistor, W a largura do canal do transistor e μ n a mobilidade dos elétrons. Usando as equações (14), (16) e (17) obtém-se a transcondutância do dispositivo SOI totalmente depletado: - Em triodo W μn C gm = L oxf V DS ( 18) - Em saturação W μ C gm = L n oxf ( ) ( V ) GF Vth 1+ α ( 19 ) dispositivo. Vale notar que ( 1 +α ) novamente depende das condições de operação do

38 38 Para dispositivos MOS convencionais e dispositivos SOI de camada espessa: α = C C D ox Para dispositivos SOI de camada fina com a segunda interface acumulada: α = C C Si oxf Para dispositivos SOI de camada fina com a segunda interface depletada: α = C oxf C Si C ( C + C ) Si Analisando o fator α, ou seja, a relação de capacitâncias dos dispositivos pode-se concluir que: oxb oxb α SOI totalmente depletado < α MOS convencional < α SOI segunda interface acumulada Tempos de Vida de Geração e de Recombinação O conceito de tempo de vida de portadores se divide em duas categorias: tempo de vida de recombinação e tempo de vida de geração. O tempo de vida é medido pelo tempo que o portador demora para ser gerado, ou para ser extinto (recombinado). O tempo de vida de recombinação é esperado quando há um excesso de portadores (elétrons ou lacunas) no semicondutor, que pode ser obtido através da incidência de luz na amostra ou pela polarização direta de uma junção pn. A diminuição desse excesso de portadores com o tempo é decorrente da recombinação. O tempo de vida de geração aplica-se em região onde há escassez de portadores e o material tenta alcançar o equilíbrio, como por exemplo, na região

39 39 de depleção de um diodo diretamente polarizado. Quando esses eventos de geração e recombinação ocorrem na superfície são caracterizados como velocidade de geração/recombinação superficial. Basicamente, o evento de recombinação esta associado a três mecanismos físicos distintos. A recombinação Shockley-Read-Hall (SRH), a recombinação radiativa e a recombinação Auger. A recombinação Shockley-Read-Hall (SRH) onde os pares elétron-lacuna se recombinam através de um nível energético intermediário de armadilhamento localizado entre o nível superior de valência e o inferior de condução, introduzido pela presença de impurezas, pode ser chamada também de multi-phonon pois a energia liberada durante o evento de recombinação é dissipada através de vibrações na rede cristalina ou por meio de fônons. A recombinação radiativa ocorre quando pares elétron-lacuna passam direto da banda de valência para a de condução e a energia resultante é dissipada através de fótons (por exemplo: a emissão de luz). Na recombinação Auger, da mesma forma que a radiativa, pares elétronlacuna passam direto da banda de valência para a de condução porém a energia resultante é transferida para outro portador (ocorre em materiais excessivamente dopados). A cada processo de recombinação está associado um processo de geração, que é exatamente o processo complementar ao de recombinação. Como por exemplo, podemos citar: quando ocorre a recombinação radiativa a energia dissipada é responsável pela emissão de luz, e a geração se dá pela captação desta luz. 2.4 CORRENTES DE TUNELAMENTO O tunelamento de portadores através de uma barreira de potencial pode ser explicado pela mecânica quântica que diferentemente da mecânica clássica, trata o comportamento das partículas como ondulatório. Assim, tanto o elétron como a lacuna possuem uma probabilidade finita de atravessar uma barreira de potencial mesmo possuindo uma energia menor que a mesma 19. O valor desta probabilidade

40 40 de atravessar a barreira de potencial, ou seja, do coeficiente de transmissão do portador, depende da forma, da altura e da largura da barreira de potencial (exemplificado pela Figura 4) 20. A Figura 4 (A) apresenta uma ilha de potencial que possui uma barreira de potencial com espessura de 2nm e altura de 40mV. Pode-se dizer que segundo a mecânica clássica, se uma partícula, posicionada à esquerda da barreira de potencial, possui energia total E superior à altura desta barreira, tem probabilidade 1 de ser transmitida para o lado direito da barreira. Porém segundo a mecânica quântica, a função de onda terá valores diferentes de zero em ambos os lados da barreira, o que significa que a partícula poderá estar tanto de um lado como do outro da barreira. Caso a energia total E desta partícula for inferior a altura da barreira de potencial, segundo a mecânica clássica, a partícula tem probabilidade 1 de ser refletida. Na Figura 4 (B) é apresentada a função de onda de um elétron e seu potencial através da mecânica quântica. Nota-se que o elétron tem potencial máximo de 0,15mV o qual, pela mecânica clássica, seria insuficiente para vencer a barreira de potencial. Porém, através da mecânica quântica, a função de onda terá uma componente que penetrará na barreira, perdendo sua energia exponencialmente com a distância. Como a barreira tem uma largura finita (2nm), existirá uma probabilidade da partícula ser encontrada do lado direito da barreira de potencial. Esta probabilidade é finita e diferente de zero e tende a aumentar conforme a espessura ou a altura da barreira diminuam. Este fenômeno é chamado de tunelamento e é comum ocorrer em alguns dispositivos eletrônicos, como por exemplo, pode-se citar o transistor de efeito de campo.

41 41 50 nm Potencial 2 nm Ilha de potencial Vo = 40 mv 0.15 Amplitude da função de onda (mv) Distância (nm) Figura 4 (A) Ilha de Potencial com uma barreira de potencial de 2nm de largura e 40mV de altura. (B) Função de onda 20. Apesar de o óxido de silício crescido termicamente apresentar excelentes propriedades (como baixa densidade de armadilha de interface e alta barreira de potencial) e portanto ser utilizado como isolante de porta nas estruturas MOSFETs, com o escalamento dos dispositivos a níveis sub-micrométricos e o escalamento não proporcional das tensões aplicadas ao mesmo, os dispositivos SOI MOSFET com dielétricos de porta extremamente finos tornam-se susceptíveis a altos campos elétricos, resultando em uma maior influência do transporte de portadores através do dielétrico de porta, ou seja, a corrente de tunelamento através da porta torna-se mais significativa. 21 A corrente de fuga pela porta pode ocorrer devido à três mecanismos de transporte: por emissão termiônica, por Fowler Nordheim e por tunelamento direto 22. A parcela de corrente de fuga pela porta que ocorre por emissão termo-iônica, que era a predominante para transistores de óxidos espessos, ocorre quando um portador recebe energia suficiente para suplantar a barreira de potencial do óxido. Os elétrons ganham energia através da temperatura ou agitação.

42 42 Porém com a redução da espessura do dielétrico, a energia necessária para o elétron suplantar a barreira de potencial é suficientemente alta para que o mesmo tunele através das bandas trapezoidal ou triangular de energia do óxido. No caso de transistores com óxidos de espessuras superiores a 5nm, a parcela de tunelamento que predomina é a de tunelamento por Fowler- Nordheim, ou seja, o portador tunela pelo óxido de porta pela barreira triangular de energia. O limite do tunelamento direto é geralmente estabelecido em 5nm devido a pequena probabilidade deste tunelamento ocorrer para óxidos mais espessos. 23 O transporte de corrente através de óxidos com espessuras inferiores a 5nm (óxidos ultra-finos) está principalmente associado ao fenômeno de tunelamento direto, ou seja, o portador tunela através da barreira trapezoidal de energia. 24 O dielétrico de porta já atingiu espessuras entre 2 e 3 nm e estudos indicam uma redução para 1,5nm, o que corresponde a 5 camadas atômicas de silício. 25 O uso da tecnologia SOI MOSFET com óxidos extremamente finos (abaixo de 3nm) fica sujeito a um campo elétrico tal que a influência do transporte de portadores através do óxido (corrente de tunelamento direto pela porta) não pode ser mais desprezada. Estes dielétricos finos sofrem tunelamento direto de corrente, pois possuem energia suficiente para atravessar a fina barreira trapezoidal, passando direto pela banda proibida do óxido. Analisando-se então o formato da barreira em que o portador precisa atravessar, o tipo de mecanismo de tunelamento é determinado, conforme mostra a Figura 5. Figura 5- Diagrama de faixas exemplificando os três principais tipos de injeção de portadores através do isolante 26.

43 43 A Figura 6 compara a densidade da corrente de tunelamento (J G ) experimental em função da tensão aplicada à porta (V GF ),com os modelos de tunelamento por Fowler Nordheim (FN) e tunelamento direto para diferentes espessuras de óxidos de porta. Pode-se observar que com a redução da espessura do dielétrico de porta, o comportamento da curva experimental que era bem descrito pelo tunelamento de Fowler Nordheim tende a se igualar às curvas de tunelamento direto. n + poly-si/sio 2 /n-si Figura 6 - Curvas da densidade da corrente de tunelamento (J G ) em função da tensão aplicada à porta (V GF ) para t oxf variando de 2,9 a 6,2nm Corrente de Tunelamento Direto Os elétrons de vários níveis de energia têm alguma probabilidade de tunelar através do óxido (barreira trapezoidal) e juntamente com os elétrons da camada de inversão formam a corrente de porta. As componentes de tunelamento que compõem a corrente de porta podem ser vistas na Figura 7.

44 44 ECB EVB e - da fonte para porta HVB e - do dreno para porta Óxido Enterrado Figura 7 - Correntes de tunelamento que atuam em um transistor PD SOI MOSFET. Uma das componentes da corrente de porta é a corrente de tunelamento proveniente das regiões de fonte e dreno 28 promovida pela diferença de concentrações de dopantes. Este tunelamento ocorre devido a difusão de uma pequena parcela destas regiões para baixo do dielétrico de porta nas etapas de processo. A maior componente por sua vez é proveniente da região de canal, ECB (parcela da corrente de tunelamento formada por elétrons da banda de condução) onde os elétrons com o aumento da tensão aplicada na porta adquirem energia suficiente para atravessar a barreira de potencial do óxido de porta. Existem ainda, embora com menor intensidade as componentes provenientes do substrato. A parcela da corrente de tunelamento formada por elétrons da banda de valência que atravessam o óxido de porta (EVB) e a parcela da corrente de tunelamento formada por lacunas que tunelam da banda de valência da porta para dentro do substrato (HVB). Estas correntes somadas compõe a também chamada corrente de substrato que embora bastante inferior, a corrente ECB, causam grande impacto no funcionamento do transistor devido aos efeitos de corpo flutuante dos dispositivos SOI MOSFETs parcialmente depletados. 29 A partir da Figura 8 pode-se observar as componentes da corrente de porta relacionadas com a banda de energia do óxido de porta para um dispositivo SOI NMOSFET com porta do tipo silício policristalino n+.

45 45 Porta de Silício Poly n+ ECB EVB E C E V E C E V HVB Substrato tipo P Figura 8 Diagrama de bandas de energia e mecanismo da corrente de tunelamento direto em transistores nmosfets com óxido de porta extremamente finos. 2.5 EFEITOS DE CORPO FLUTUANTE Nos dispositivos parcialmente depletados que não possuem contato de corpo, dizemos que a região de corpo neutra do transistor esta eletricamente flutuando. O potencial do corpo é determinado pelas correntes que fluem do corpo e para o corpo Mecanismo da Ionização por Impacto Quando o campo elétrico na camada de silício aumenta acima do valor crítico, os portadores adquirem energia suficiente para geração de pares elétron-lacuna a partir da colisão com átomos da rede cristalina. No caso de transistores MOS os elétrons provenientes da geração de pares elétron-lacuna seguem em direção aos pólos de maior potencial (dreno e porta), porém esta geração se dá muito próximo

46 46 ao dreno (lugar de campo elétrico máximo na saturação), assim quase todos os elétrons gerados pela ionização por impacto resultam em uma parcela de corrente de dreno. As lacunas porém tendem a se deslocar para o local de menor potencial, que no caso de MOS convencionais é o substrato e no caso de dispositivos SOI é a fonte, pois o substrato está isolado da região ativa pelo óxido enterrado. Devido à diferença de concentração entre a fonte (fortemente dopada) e o canal, quando as lacunas chegam à fonte, uma quantidade ainda maior de elétrons é injetada na região de canal. Esta grande quantidade de elétrons na região de canal resulta em uma corrente de coletor considerável, assim o transistor bipolar parasitário pode amplificar a corrente de lacunas gerada por impacto. O aumento da corrente de dreno, por sua vez, gera mais portadores por impacto e assim obtém-se uma realimentação positiva fazendo com que a corrente de dreno aumente rapidamente. A Figura 9 representa o mecanismo de ionização por impacto descrito em transistores SOI convencionais. Porta Fonte Dreno N+ N Óxido Enterrado Região de alto campo elétrico Substrato Figura 9 Esquema de representação do mecanismo de ionização por impacto em dispositivos SOI convencionais.

47 Efeito de Elevação Abrupta de Corrente de Dreno (Kink Effect) O efeito de elevação abrupta de corrente de dreno ("kink effect") é caracterizado pelo aparecimento de um degrau na curva de saída do transistor SOI MOSFET, conforme indicado na Figura Considerando-se um dispositivo SOI canal-n parcialmente depletado, para alta tensão de dreno, os elétrons do canal podem adquirir energia suficiente na região de alto campo elétrico, junto ao dreno, e através do mecanismo de ionização por impacto criar pares elétron-lacuna. Como já descrito no item anterior, as lacunas tendem ir para a fonte, que devido à alta concentração injeta mais lacunas no corpo e o acúmulo destas lacunas na região neutra do corpo aumenta o potencial do corpo, diminuindo a barreira de potencial com a fonte. O aumento do potencial do corpo ocasiona uma redução da tensão de limiar e, conseqüentemente, provoca um aumento da corrente de dreno, que pode ser observado nas características de saída (I DS x V DS ) do transistor (efeito de elevação abrupta de corrente). I DS V GF4 > V GF3 V GF3 > V GF2 V GF2 > V GF1 V GF1 > V GF0 V GF0 V DS Figura 10 Curva da corrente de dreno em função da tensão aplicada à porta de um SOI nmosfet, com a presença do efeito de elevação abrupta de corrente.

48 48 Em dispositivos SOI nmosfets totalmente depletados, o campo elétrico próximo ao dreno é menor do que em dispositivos parcialmente depletados, sendo assim, a ionização por impacto é menor e menos pares elétron-lacuna são gerados. Não há barreira de potencial significativa entre fonte e dreno e, como resultado, o potencial do corpo permanece inalterado. Não havendo queda da tensão de limiar, pode-se concluir que os dispositivos SOI MOSFET de filme fino, totalmente depletados, estão livres de efeito de elevação abrupta de corrente Efeito Bipolar Parasitário O efeito bipolar parasitário deve-se ao transistor MOS possuir um transistor bipolar inerente à sua estrutura, onde a fonte corresponde ao emissor, o canal à base e o dreno ao coletor. Com o aumento do potencial aplicado ao dreno, tem-se um aumento do campo elétrico nesta região e conseqüentemente um aumento de portadores gerados pelo mecanismo de ionização por impacto, a migração das lacunas, aumento do potencial do corpo, redução da tensão de limiar e aumento da corrente de dreno. Avaliando o transistor bipolar e sabendo que a concentração da fonte (emissor) é muito maior que a concentração do canal (base), como resposta uma grande quantidade de elétrons será injetada na região do canal e coletados pelo dreno (coletor) do transistor, gerando assim uma corrente de coletor relevante. Esta corrente soma-se à corrente de dreno, aumentando consideravelmente a ionização por impacto, causando a ruptura prematura da junção ou a perda do controle da porta. 2.6 TRANSISTOR DE PORTA GÊMEA SOI NMOSFET A partir de um enorme interesse em reduzir ou eliminar os efeitos de corpo flutuante, causados principalmente pelo alto campo elétrico junto ao dreno e

49 49 consequentemente pela ionização por impacto, surge a idéia do transistor de porta gêmea (twin-gate). Neste caso, dois transistores são conectados em série, um mestre próximo à fonte e um escravo próximo ao dreno, com as portas comuns. Esta estrutura de transistor tem se mostrado eficiente na supressão de efeitos como o da elevação abrupta da corrente (Kink) das características de saída, 30 onde os melhores resultados obtidos foram para estruturas onde o comprimento de canal do transistor mestre é muito maior que o comprimento de canal do transistor escravo. A estrutura aqui descrita pode ser observada na Figura 11. Porta Região n+ Fonte Dreno N+ P P N+ mestre Óxido enterrado escravo Substrato Figura 11 Secção transversal de uma estrutura SOI MOSFET de porta gêmea. Os mecanismos físicos que explicam a supressão do efeito Kink, são: A configuração mestre-escravo ocasiona uma redução do campo elétrico máximo na saturação próximo ao dreno quando comparamos com a estrutura convencional com mesmo comprimento de canal, e conseqüentemente reduz a corrente proveniente da ionização por impacto; A região n+ interna ao canal de contato flutuante serve para recombinar parte das lacunas geradas. Reduzindo as lacunas geradas,

50 50 reduz-se o aumento do potencial do corpo e conseqüentemente resulta em uma menor variação da tensão de limiar. 2.7 TRANSISTOR DE CANAL TENSIONADO Após décadas de uma agressiva redução do tamanho dos dispositivos MOS para satisfazer a taxa de aumento de desempenho, estes dispositivos chegam ao limite de seu escalamento. No entanto, ainda não há uma tecnologia nova capaz de substituir a tecnologia CMOS no mercado 31. Este escalamento agressivo das tecnologias tem resultado em problemas com a degradação da mobilidade. Esta redução na mobilidade pode ocorrer devido ao elevado campo elétrico aplicado nos dispositivos ou pela crescente concentração de dopantes na região do canal. Além disso, a mobilidade aparente também tem sido degradada mais fortemente devido ao aumento da importância da resistência série com a redução dos dispositivos. Uma alternativa que vem sendo estudada para minimizar esta redução da mobilidade de baixo campo elétrico é o uso de silício tensionado ( strain SOI ). Estudos reportados mostram um aumento de até 60% na mobilidade com a utilização da tensão mecânica nos transistores nmos em tecnologia SOI, com conseqüente elevação da corrente de saturação (I ON ) sem o aumento da corrente de fuga (I OFF ) 32, levando a um aumento importante da relação I ON /I OFF e da transcondutância (gm). Diversas técnicas têm sido utilizadas a fim de se obter a tensão mecânica nos dispositivos. Estas técnicas estão divididas em dois grupos: o primeiro grupo apresenta tensão mecânica que envolve a lâmina toda enquanto o segundo grupo apresenta tensão localizada nos dispositivos. A tensão mecânica localizada possibilita uma melhor escalabilidade dos circuitos 33. Em geral os dispositivos que são tensionados em ambas as direções do canal do dispositivo ( biaxial strain ) pertencem ao primeiro grupo e os dispositivos que apresentam tensão apenas na direção longitudinal ( uniaxial strain ) ao grupo de tensão mecânica localizada. A tensão mecânica que age em apenas um sentido do dispositivo ainda pode ser do tipo compressiva ou tensiva.

51 Tensão mecânica bi-direcional Um exemplo de lâmina SOI com tensão mecânica em duas direções é a obtida a partir de uma liga de Silício e Germânio (ssoi). A lâmina de silício ssoi pode ser obtida conforme mostrado na Figura 12. Liga de Silício e Germânio Si 1-x Ge x a) Si Ge Si - epitaxial d) b) c) Si - epitaxial e) Strained-Si a) Diminui-se gradualmente a concentração de germânio na liga Si 1-x Ge x até que se obtenha Si puro na região superior da lâmina. b) Este silício é crescido epitaxialmente, seguindo, portanto a estrutura cristalina da liga. c) A região de Si é oxidada termicamente. d) Esta primeira lâmina é então unida à outra lâmina de Si onde já existe uma camada espessa de óxido ( bonded wafers ). e) A camada da liga Si 1-x Ge x é então removida, dando origem a uma lâmina ssoi onde serão implementados os dispositivos. Figura 12 Descrição do processo de obtenção de uma lâmina SOI com a região de silício sobre isolante tensionada em ambas as direções.

52 52 Apesar dos dispositivos com tensão mecânica em duas direções terem sido bastante estudados nos últimos anos, a implementação desta tecnologia implica em alto custo. A Figura 13A representa a diferença entre as estruturas cristalinas do Silício e da liga de Silício e Germânio, e a Figura 13B representa o efeito causado na estrutura do Silício tensionado em duas direções (representado na Figura 12b). (A) (B) Figura 13 Esquema bidimensional das estruturas do Silício e da liga de Silício e Germânio (A) e da estrutura do silício tensionado (B) 34. Este tipo de lâmina promove uma melhora tanto na mobilidade de elétrons quanto de lacunas considerável, porém quando os transistores são submetidos a altos campos elétricos, a melhora da mobilidade de lacunas tende a zero 35.

53 Tensão mecânica longitudinal Os dispositivos com tensão mecânica longitudinal podem ser obtidos de diferentes maneiras: 1) Através da deposição da liga de Si 1-x Ge x nas regiões de fonte e dreno, é obtida uma força compressiva que atua na direção longitudinal entre a fonte e o dreno. A compressão efetiva é definida por dois fatores: o comprimento de canal e a concordância entre as regiões de fonte e dreno (liga de Si 1-x Ge x ) e o canal (Si). Caso as redes não se adequem uma a outra após o processo, como resultado temse uma compressão menos efetiva no canal, a compressão torna-se mais efetiva a medida que o comprimento de canal é reduzido. 2) Pela deposição de uma camada de nitreto (Contact Etch Stop Layer - scesl) sobre o dispositivo. Essa camada de nitreto induz uma força tensora não uniforme ao longo do canal (Figura 14). Esta tensão apenas na direção do comprimento de canal do transistor torna-se mais efetiva à medida que o comprimento de canal é reduzido. Figura 14 - Transistores com tensões mecânicas longitudinais. Força compressora (A) e força tensora (B) 36. O efeito do tensionamento mecânico gerado causa a melhora da mobilidade de lacunas, no caso da compressão da rede cristalina e a melhora da mobilidade dos elétrons, no caso do tensionamento da mesma.

54 54 A principal vantagem obtida pela tensão mecânica longitudinal é devida ao fato de se introduzir em uma mesma lâmina dispositivos com efeito compressivo (pmos) e tensionado (nmos) o que resulta em uma melhoria de mobilidade tanto das lacunas nos dispositivos pmos, quanto dos elétrons nos dispositivos nmos, mesmo quando submetido a altos campos elétricos. 2.8 TRANSISTOR FINFET Apesar de o transistor da tecnologia SOI MOSFET ter sido apresentado como uma alternativa ao transistor MOS convencional devido a sua menor susceptibilidade aos efeitos de canal curto, com a redução das dimensões do comprimento de canal, abaixo de 100nm, até mesmo os transistores SOI apresentam problemas quanto ao controle de cargas na região do canal. Com isso a busca por novas tecnologias ou a modificação de tecnologias já existentes vem sendo estudadas. Os dispositivos clássicos (planares) que apresentavam uma única porta vêm sendo alterados para dispositivos com múltiplas portas. Na Figura 15 é possível de se visualizar a evolução dos transistores SOI MOSFETs e o surgimento dos dispositivos com mais de uma porta.

55 55 Figura 15 Evolução dos transistores SOI MOSFET7. O primeiro SOI MOSFET de porta dupla fabricado foi o transistor DELTA (fully Lean-channel transistor) em , este dispositivo era alto e estreito construído sobre uma camada de isolante, como pode-se observar na Figura 16 A. Logo após surgiram outros dispositivos de porta dupla com canal vertical, tais como o SOI FinFET38 (Figura 16 B), o MFXMOS39, o triangular-wire40 e o Δ-channel41. Os transistores FinFETs de porta dupla diferenciam-se dos transistores delta apenas pela espessa camada de óxido no topo do transistor. Óxido de porta Porta Fonte Dreno A B Figura 16 Estruturas de porta dupla: DELTA 42 (A) e FinFET (B).