PCI - PERIPHERAL COMPONENT INTERCONNECT Desenvolvido por um consórcio liderado pela Intel juntamente com a Compaq, DEC, IBM e NCR. O PCI surgiu como uma resposta direta a dois problemas: constatação da grande ociosidade dos processadores enquanto operações de E/S estavam em andamento; arquitetura dos dispositivos de E/S dependente do barramento local do processador mercado abarrotado de diferentes arquiteturas; Além da independência da arquitetura, o PCI oferece uma alta taxa de transferência rajada. HISTÓRICO DO PCI Versão 1.0: junho de 1992. Versão 2.0: abril de 1993. Versão 2.1: primeiro trimestre de 1995. Versão 2.2: fevereiro de 1999. 33 ou 66 MHz, 32 ou 64 bits, 132, 264 ou 528 MB/s Versão 2.3. PCI Express: E/S serial, >1GB/s. PCI-X 1.0: > 1GB/s. PCI-X 2.0 266: > 2.1 GB/s PCI-X 2.0 533: > 4.2GB/s. Compatíveis no nível do software com as especificações anteriores
CARACTERÍSTICAS DO PCI Comunicação direta entre periféricos, sem a intervenção do processador. Arquitetura independente do processador obtida através de circuitos denominados PONTES: múltiplas operações simultâneas; segregação de periféricos de acordo com o seu desempenho. Suporta até 256 barramentos. CARACTERÍSTICAS DO PCI Conexão máxima de 10 cargas ao barramento: dispositivos embutidos na placa mãe; conectores; cartões de expansão. Transferências podem ser feitas no modo-rajada. Auto-configurável. Especificação define conectores e placas adicionais. Expansão através de pontes PCI-PCI. PROCESSADOR PONTE HOST/PCI SLOT SLOT SLOT PONTE PCI/PCI SLOT SLOT SLOT SLOT
CARACTERÍSTICAS DO PCI Dispositivo X Função. Cada dispositivo físico pode conter até 8 dispositivos lógicos. Exs.: placa de rede Ethernet + porta paralela; placa de som + controlador de joystick. Como cada barramento suporta até 10 cargas suporte para até 80 dispositivos lógicos (funções) por segmento. 256 segmentos X 80 funções/segmento = 20480 funções. CARACTERÍSTICAS DO PCI As transações no barramento sempre envolvem duas entidades : Iniciador ( initiator ), também chamado de mestre do barramento; Alvo ( target ). Capacidade de realizar transferências em rajada ( burst transfer ). Uma única fase de endereçamento (endereço inicial fornecido pelo iniciador e armazenado pelo alvo + comando ou tipo de transação). Uma ou mais fases de dados. Incremento do endereço realizado pelo dispositivo alvo. Endereço e comando Dado Dado Dado Dado As transações são sincronizadas com a borda de subida do sinal de clock barramento síncrono.
ARBITRAGEM DO BARRAMENTO O PCI utiliza o esquema de arbitragem centralizada. Linhas de solicitação REQn# e concessão GNTn# individuais. Toda transação inicia-se por uma requisição de uso: Árbitro instalado em uma das pontes, norte ou sul. O iniciador solicita o uso do barramento ativando a sua linha REQn#. O árbitro verifica as prioridades dos pedidos pendentes. O árbitro permite acesso a um dos dispositivos solicitantes ativando a sua linha GNTn#. O dispositivo torna-se o MESTRE DO BARRAMENTO. ARBITRAGEM DO BARRAMENTO ARBITRAGEM DO BARRAMENTO O novo mestre deve aguardar que o mestre anterior termine a sua última transação: linhas FRAME# e IRDY# desabilitadas simultaneamente*. O algoritmo para determinação do vencedor não é definido pela especificação do PCI: o árbitro deve utilizar um algoritmo confiável de forma a evitar a monopolização do barramento mesmo por dispositivos de alta prioridade depende do fabricante. O árbitro deve ser um dispositivo programável: programado pela BIOS e/ou pelo SO durante a inicialização; os próprios dispositivos fornecem parâmetros de programação.
ARBITRAGEM DO BARRAMENTO Os dispositivos PCI possuem três registradores* utilizados para definição da sua prioridade de acesso ao barramento e para o tempo de monopolização: Max_Lat: Maximum Latency - escrito pelo fabricante, indica o quão rapidamente o dispositivo requer acesso ao barramento de forma a funcionar adequadamente (em intervalos de 250 ns). Usado para programar o árbitro. Min_Gnt: Minimum Grant - escrito pelo fabricante, indica por quanto tempo o dispositivo gostaria de manter a posse do barramento de forma a funcionar adequadamente (em intervalos de 250 ns). Usado para programar o LT. LT: Latency Timer - escrito pela BIOS e/ou pelo SO, define o número mínimo de ciclos de clock que o dispositivo terá para realizar as transações. A arbitragem é realizada enquanto o barramento está em uso por outro dispositivo arbitração escondida possível devido às linhas REQn# e GNTn#. OS GRUPOS DE SINAIS
OS GRUPOS DE SINAIS O PCI é multiplexado no tempo as mesmas linhas transportam endereços e dados. Fase de endereçamento: endereço de memória ou dispositivo de E/S nas linhas AD[31:0]; comando* (tipo de transação) nas linhas C/BE[3:0] (exs.: escrita em memória, leitura de dispositivo de E/S, reconhecimento de interrupção); bit de paridade par na linha PAR. A paridade é calculada com base nas linhas AD[31:0] e C/BE[3:0]; todos os dispositivos devem decodificar o endereço de forma a verificar qual deles é o alvo da transação; o alvo deve ativar a linha DEVSEL#, indicando que foi selecionado; quando o mestre e o alvo forem determinados termina a fase de endereçamento e iniciam-se as fases de dados. OS GRUPOS DE SINAIS Fases de dados: as linhas AD[31:0] transportam os dados a serem transmitidos; para cada dado transmitido o dispositivo alvo deve armazenar e incrementar o endereço inicial fornecido pelo iniciador, quando for o caso; as linhas C/BE[3:0] identificam quais bytes devem ser considerados nos dados que foram transmitidos; novamente, bit de paridade par na linha PAR. A paridade é calculada com base nas linhas AD[31:0] e C/BE[3:0]; C/BE[3:0] 0000 0001 Significado Todos os 4 bytes são válidos e foram transmitidos pelo iniciador. O iniciador transmitiu somente os três bytes mais significativos, portanto o menos significativo deve ser ignorado. 0010 O iniciador transmitiu os dois bytes mais significativos e o byte menos significativo. O segundo menos significativo deve ser......
OS GRUPOS DE SINAIS Linha PERR#: erro de paridade. A ação tomada pelo iniciador depende do projeto do fabricante (ex.: novas tentativas ou geração de uma interrupção). A linha SERR#: erros severos. Geralmente leva a uma interrupção não mascarável através do pino NMI do processador. A linha CLK distribui o sinal de relógio entre os dispositivos. A linha RST# leva os dispositivos a um estado inicial (reset): registradores de configuração; máquinas de estado; transceivers de acesso ao barramento; FRAME#, TRDY#, IRDY#, STOP#, DEVSEL# e IDSEL# controle das transações*. INTA#, INTB#, INTC#, INTD#: interrupções de hardware*. COMANDOS Os comandos são usados para identificar o tipo de transação que o iniciador quer fazer Durante a fase de endereçamento o comando é fornecido nas linhas C/BE[3:0]. C/BE[3:0] Significado 0000 Reconhecimento de interrupção. 0001 Ciclo especial. 0010 Leitura de dispositivo de E/S. 0011 Escrita em dispositivo de E/S. 0100 Reservado. 0101 Reservado. 0110 Leitura de memória. 0111 Escrita em memória. 1000 Reservado. 1001 Reservado. 1010 Leitura de configuração. 1011 Escrita de configuração. 1100 Leitura múltipla da memória. 1101 Ciclo de endereçamento duplo. 1110 Leitura de linha de memória. 1111 Escrita e invalidação da memória.
OPERAÇÃO DO BARRAMENTO Otimizada sem estados de espera OPERAÇÃO DO BARRAMENTO Nãootimizada com estados de espera.
REGISTRADORES DE CONFIGURAÇÃO Todo dispositivo PCI possui um espaço de memória onde residem os registradores de configuração. Estes registradores ocupam um bloco de 64 palavras de 32 bits. As primeiras 16 palavras constituem o cabeçalho dos registradores de configuração: possuem formato fixo, determinado pela especificação do barramento; são de implementação obrigatória para qualquer dispositivo PCI; alguns registradores podem não ser implementados, mas a sua posição deve ser mantida. Cabeçalho dos registradores de configuração. Os registradores marcados com cinza são obrigatórios. Os registradores 16 a 63 permitem a configuração de novas capacidades. 3 2 1 0 ID do dispositivo ID do fabricante 00 Registrador de estado Registrador de comando 01 BIST Código de classe ID da revisão 02 Tipo de cabeçalho ID do subsistema Max_Lat Tempo de latência Linha da cache 03 Endereço base 0 04 Endereço base 1 05 Endereço base 2 06 Endereço base 3 07 Endereço base 4 08 Endereço base 5 09 Apontador CIS CardBus 10 ID do fabricante do subsistema Endereço base da ROM de expansão 12 RESERVADO Min_Gnt Ponteiro p/ capacidades 11 13 RESERVADO 14 Pino de interrupção Linha de Interrupção 15
REGISTRADORES DE IDENTIFICAÇÃO Permitem que o sistema operacional identifique o dispositivo e carregue um controlador (device driver) compatível: ID do fabricante: somente leitura. Identifica o fabricante do dispositivo. Fornecido pelo consórcio PCI-SIG. ID do dispositivo: somente leitura. Identifica o dispositivo. Gravado pelo fabricante. ID da revisão: somente leitura. Identifica a revisão do dispositivo. Gravado pelo fabricante e usado em dispositivos que sofrem atualizações periódicas. ID do subsistema e do fabricante do subsistema: utilizados quando o dispositivo é construído sobre um núcleo (core) PCI de outro fabricante. Código da classe: registrador dividido em 3 grupos que identificam a função básica do dispositivo, a sub-classe e uma interface de programação. 23 16 15 8 7 0 Classe Sub-classe Interface REGISTRADORES DE IDENTIFICAÇÃO Códigos de classe: Classe 02h Descrição Controlador de rede.. 0Ch 0Dh Controlador de Barramento serial Controlador de dispositivos sem-fios 11h Códigos de sub-classe e interface Disp. de acquisição de dados e proces. de sinais Sub-Classe Interface Descrição Serial bus 00h 00h FireWire 03h Sub-Classe 00h Interface Controlador USB usando UHC Descrição Data Acquis 00h 00h Data Process. IO 80h 00h Outros controladores de DP
REGISTRADOR DE COMANDO Indica quais operações o dispositivo é capaz de realizar REGISTRADOR DE ESTADO Informa o estado do dispositivo durante as transações.
REGISTRADOR PINO DE INTERRUPÇÃO O barramento PCI utiliza 4 vias de interrupções denominadas INTA#, INTB#, INTC# e INTD#. O registrador Pino de Interrupção identifica a qual destas vias a função utiliza, de acordo com a tabela abaixo. Sinal de interrupção ligado ao pino... O dispositivo não gera interrupções Pino INTA# Pino INTB# Pino INTC# Pino INTD# Valor armazenado no registrador 15 00 H 01 H 02 H 03 H 04 H Este registrador é de somente leitura e é escrito pelo fabricante. REGISTRADORES DE INTERRUPÇÃO Quando um dispositivo PCI gera interrupção via as linhas INTA#... INTD#, estas interrupções são mapeadas em IRQs de 0 a 15. O registrador Linha de Interrupção indica a qual IRQ o dispositivo foi associado, de acordo com a tabela abaixo. Este registrador é escrito durante a inicialização do sistema pelo software da BIOS. Dispositivo associado à interrupção de sistema IRQ0 IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7 IRQ8 IRQ9 IRQ10 IRQ11 IRQ12 IRQ13 IRQ14 IRQ15 Valor armazenado no registrador 15 0 d 1 d 2 d 3 d 4 d 5 d 6 d 7 d 8 d 9 d 10 d 11 d 12 d 13 d 14 d 15 d
REGISTRADORES ENDEREÇO BASE Permitem que o sistema operacional: identifique quantos segmentos de memória o dispositivo necessita; identifique o tamanho de cada um dos segmentos; reserve o espaço de memória necessário; informe ao dispositivo os segmentos associados a ele; armazene esta informação nas suas tabelas de controle internas. Estes registradores, portanto, permitem que cada dispositivo tenha um espaço de endereçamento único e, portanto, uma identificação única no barramento. INTERRUPÇÕES O PCI oferece 3 opções de geração de interrupções: método legado. método para sistemas multiprocessados Interrupções sinalizadas por mensagens (MSI) Método legado: submete pedidos de interrupção através do pino INTR do processador; método herdado do barramento ISA; utiliza os pinos INTA#, INTB#, INTC# e INTD#; as interrupções são compartilhadas entre dispositivos.
INTERRUPÇÕES Método para sistemas multiprocessados: as linhas INTA#, INTB#, INTC# e INTD# são ligadas a um dispositivo denominado APIC (Advanced Programmble Interrupt Controller); este dispositivo comunica-se com os processadores através de um barramento exclusivo; através de troca de mensagens o APIC informa ao processador qual dispositivo está gerando a interrupção. Método de Interrupções sinalizadas por mensagens (MSI): método definido na especificação 2.2 do PCI; as interrupções são geradas através de transações similares a escritas em memória; cada dispositivo capaz de realizar MSI recebe um conjunto de mensagens que pode utilizar e um endereço de memória em que deve gravar estas mensagens para sinalizar a interrupção. INTERRUPÇÕES: MÉTODO LEGADO Encontrado em computadores monoprocessados da família Intel X86. INTA#, INTB#, INTC# e INTD# são compartilhadas entre vários dispositivos. Dispositivos com somente uma função devem obrigatoriamente utilizar o pino INTA#. Dispositivos com duas ou mais funções podem utilizar as linhas livremente, entretanto sempre em ordem crescente. Ex.: dispositivo com 3 funções...
INTERRUPÇÕES: MÉTODO LEGADO O barramento PCI manteve a estrutura utilizada no ISA, com 2 controladores de interrupção PIC 8259A. Dispositivos PCI são ligados aos controladores através de um Roteador de Interrupções. As formas de ligação entre os dispositivos e o roteador não são especificadas, ficando por conta do fabricante definir a melhor forma. Por exemplo, é possível: conectar todas os pinos INTn# a uma única entrada do roteador; conectar todos os INTA# a uma entrada, os INTB# a outra, etc.; implementar uma entrada para cada pino de cada periférico. Uma entrada para cada periférico: melhor esquema de ligação. cada dispositivo possui acesso imediato ao roteador. as linhas não são compartilhadas. difícil de implementar. INTERRUPÇÕES: O MÉTODO LEGADO
Esquema mais comum. Balanceamento de carga entre as entradas do roteador. O roteador associa as suas entradas a 4 IRQs dos PICs INTERRUPÇÕES: O MÉTODO LEGADO INTERRUPÇÕES: O MÉTODO LEGADO O roteador de interrupções é programável: a BIOS sabe como são feitas as conexões no barramento; durante a inicialização a BIOS verifica quais entradas do roteador estão sendo utilizadas e quais IRQs dos PICs não estão sendo utilizadas por dispositivos ISA; a BIOS programa o roteador para associar cada uma de suas entradas a uma IRQ disponível; Exemplo de roteamento: o pino INTA# do conector 1 está fisicamente ligado à entrada 3 do roteador. Esta entrada está programa para acionar a IRQ13 do PIC. O roteador pode ser reprogramado pelo sistema operacional. Após a programação, o S.O. armazena esta informação no registrador Linha de Interrupção de cada dispositivo.
INTERRUPÇÕES: O MÉTODO LEGADO Como vários dispositivos compartilham a mesma interrupção, as rotinas de tratamento de interrupções (ISR) são associadas da seguinte forma: IRQx Tabela de vetores de interrupções ISRs associadas à IRQx ISR3 ISR2 Problemas??? ISR1 INTERRUPÇÕES SINALIZADAS POR MENSAGENS A MSI é um método similar a uma escrita em memória e oferece as seguintes vantagens: elimina a necessidade de vias de interrupções na placa mãe; elimina o compartilhamento de interrupções; elimina o encadeamento de ISRs e o problema das prioridades. Dispositivos capazes de realizar MSI possuem dois registradores adicionais: Registrador de Endereço de Mensagem. Registrador de Dados de Mensagens.
INTERRUPÇÕES SINALIZADAS POR MENSAGENS Durante a inicialização a BIOS verifica se o dispositivo é capaz de realizar MSI. Caso positivo, a BIOS verifica quantas mensagens diferentes o dispositivo necessita para gerar interrupções. A BIOS então escreve: um endereço de memória no Registrador de Endereço de Mensagem. Este endereço será escrito pelo dispositivo para sinalizar uma interrupção. uma ou mais mensagens no Registrador de Dados de Mensagens. Assim o dispositivo pode sinalizar vários eventos diferentes usando interrupções. Quando o dispositivo deseja gerar uma interrupção ele escreve uma mensagem pré-definida em um endereço de memória prédefinido. A forma como o sistema trata a interrupção depende do chipset. Derivados dos conectores Micro Channel. Existem 4 tipos: 5V de 32 bits; 5V de 64 bits; 3,3V de 32 bits; 3,3V de 64 bits. Os conectores possuem guias para evitar a troca de cartões. CONECTORES PCI
A especificação define 3 tamanhos de cartões: o padrão ou longo, medindo 12.283 x 4.2 ; cartões compactos, medindo 4.2 x 6.875 ; cartões com altura variável, cujo valor pode estar entre 1.42 a 4.2. CONECTORES PCI A ESPECIFICAÇÃO cpci O padrão PCI Compacto foi desenvolvido pela organização PCIMG para o uso do barramento PCI em aplicações industriais mais severas. O padrão define a montagem da especificação PCI em uma estrutura mecanicamente e eletricamente mais robusta. O PCI Compacto utiliza o fator de forma Eurocard nos tamanhos 3U e 6U. Este formato tem sido usado há anos em sistemas embutidos e em aplicações de telecomunicações, controle de processos, servidores de alto desempenho, etc. A especificação é 100% compatível com a especificação PCI, nos níveis de software e hardware.
A ESPECIFICAÇÃO cpci O fator de forma Eurocard disponibiliza 5 conectores. O PCI Compacto utiliza apenas 2 destes: J1 para o barramento de 32 bits; J1 e J2 para o barramento de 64 bits; PLACA COM CONECTOR EUROCARD
A ESPECIFICAÇÃO cpci As placas PCI Compacto são conectados entre si através de uma barramento backplane. A CPU do sistema também ocupa um cartão individual (system slot), o que otimiza a manutenção do sistema no caso de defeito. Ao contrário da especificação PCI normal, o PCI Compacto oferece 8 conectores de expansão. A ESPECIFICAÇÃO cpci O sistema é instalado em gabinetes que otimizam a manutenção. Os gabinetes oferecem uma estrutura mecânica mais robusta. Devem atender a requisitos de compatibilidade eletromagnética e de ventilação.