Computer Organization and Architecture

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Maria do Mar Escobar
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1 William Stallings Computer Organization and Architecture Capítulo 6 O Sistema de Interconexão (Barramentos de Sistema)

2 Estrutura de Interconexão Todas as unidades devem estar conectadas Cada Unidade com seu tipo de conexão: Memória Entrada/Saída CPU 2

3 Conexões de Memória Tipicamente, memória consistirá de N palavras de mesmo comprimento. Cada palavra tem um endereço numérico único (0,1,...,N-1) Transmite e recebe dados (send/receive) Requer endereços (localidade do conteúdo) Requer sinais de controle Read Write Timing 3

4 Conexões de Entrada/Saída (1) Similar a memória do ponto de vista do computador Saída (output) Recebe dados do computador Envia dados para os periféricos Entrada (input) Recebe dados dos periféricos Envia dados para o computador 4

5 Conexões de Entrada/Saída (2) Recebe sinais de controle do computador Envia sinais de controle para periféricos Por exemplo: spin disk (rotação do disco) Recebe endereços do computador Por exemplo: número da porta para identificar o periférico Envia sinais de interrupção (control) 5

Conexões da CPU Leitura de instruções e dados Escrita dos dados (após processamento) Envia sinais de controle para outras unidades Recebe (& reage em)

6 Conexões da CPU Leitura de instruções e dados Escrita dos dados (após processamento) Envia sinais de controle para outras unidades Recebe (& reage em) sinais de interrupções. Conclusão A estrutura de interconexão deve dar suporte aos seguintes tipos de transferências: CPU Memória CPU I/O Memória I/O (DMA) 6

7 Barramentos de Sistema (Buses) Há inúmeros sistemas de interconexão Estruturas de um único barramento ou múltiplos barramentos são as mais comuns ex. Control/Address/Data bus (PC) ex. Unibus (DEC-PDP) 7

8 O que é um barramento? Um caminho de comunicação conectando dois ou mais componentes Usualmente por difusão (broadcast) Frequentemente agrupados Diversos canais em um barramento. Exemplo: barramento de dados de 32 bits existe 32 vias de comunicação separadas, uma para cada bit. Linhas de energia podem não ser mostradas. 8

9 Barramento de Dados (Data Bus) Transporta dados Lembre que não há diferença entre dados e instruções neste nível Largura do barramento é um fator determinante para o desempenho 8, 16, 32, 64 bit 9

10 Barramento de Endereço (Address bus) Identifica a fonte ou origem dos dados Exemplo: CPU precisa ler uma instrução (ou dado) de uma dada localização de memória. Largura do barramento determina a capacidade máxima da memória do sistema. Por exemplo: o 8086 tem barramento de endereço de 20 bits determinando um espaço de endereçamento de 1024k (1M). 10

11 Barramento de Controle (Control Bus) Informações de Controle e Temporização (Control and timing) Memory read/write signal Interrupt request Clock signals 11

12 Bus Interconnection Scheme 12

13 Big and Yellow? O que os barramentos parecem? Linhas paralelas em circuito impresso Ribbon cables Strip connectors on mother boards ex. PCI, ISA, AGP Conjunto de fios 13

14 Problemas: Single Bus Muitos dispositivos em um barramento acarretam: Atraso de propagação Quanto maior o número de dispositivos, maior é o atraso de propagação. O atraso determina o tempo gasto para a coordenar o uso do barramento, caso a transferência de dados total se aproximar da capacidade máxima. A maioria dos sistemas utilizam múltiplos barramentos para superar estes problemas 14

15 Traditional (ISA) (with cache) 15

16 High Performance Bus 16

17 Elementos de Projeto de Barramentos Tipo Dedicado Multiplexado Método de Arbitração Centralizado Distribuído Temporização Síncrona Assíncrona Largura do Barramento Endereço Dados Tipo de Transferência de Dados Leitura Escrita Leitura-modificaçãoescrita Leitura-após-escrita Em bloco 17

18 Tipos de Barramentos (Bus Types) Dedicados Linhas de Dados & endereços separadas Multiplexados Linhas compartilhadas linha de controle de endereços válidos ou dados válidos Vantagem - poucas linhas Desvantagem Controle mais complexo Redução potencial de desempenho, desde que certos eventos que compartilham as mesmas linhas não podem ser realizadas em paralelo 18

19 Arbitragem (Bus Arbitration) Mais de um módulo controlando o barramento Por exemplo: CPU e DMA controller Somente um módulo pode controlar o barramento por vez. Arbitragem pode ser centralizada ou distribuída 19

20 Arbitragem (Bus Arbitration) Arbitragem Centralizada Um único dispositivo de hardware controlando o acesso ao barramento. Bus Controller Arbiter Pode ser parte da CPU ou separado dela. Arbitragem Distribuída Cada módulo pode reivindicar o barramento. Controle lógico em todos os módulos. 20

21 Temporização (Timing) Coordenação de eventos no barramento Síncrono (Synchronous) Eventos determinados pelo sinal do relógio (clock) Barramento de controle inclui linha de clock Uma transição de 0-1 é definida como ciclo de barramento Todos os dispositivos podem ler a linha de clock Usualmente sincronizados na transição. Usualmente um único ciclo por evento. 21

22 22

23 Asynchronous Timing Diagram 23

24 24

synchronization and arbitration functions in a timely fashion A conventional shared bus on the same chip magnified the

25 + Point-to-Point Interconnect Principal reason for change was the electrical constraints encountered with increasing the frequency of wide synchronous buses At higher and higher data rates it becomes increasingly difficult to perform the synchronization and arbitration functions in a timely fashion A conventional shared bus on the same chip magnified the difficulties of increasing bus data rate and reducing bus latency to keep up with the processors Has lower latency, higher data rate, and better scalability

26 + Quick Path Interconnect QPI Introduced in 2008 Multiple direct connections Direct pairwise connections to other components eliminating the need for arbitration found in shared transmission systems Layered protocol architecture These processor level interconnects use a layered protocol architecture rather than the simple use of control signals found in shared bus arrangements Packetized data transfer Data are sent as a sequence of packets each of which includes control headers and error control codes

27 Multicore Configuration Using QPI

28 QPI Layers

29 + Physical Interface of the Intel QPI Interconnect

30 + QPI Multilane Distribution

31 + QPI Link Layer Performs two key functions: flow control and error control Operate on the level of the flit (flow control unit) Each flit consists of a 72- bit message payload and an 8-bit error control code called a cyclic redundancy check (CRC) Flow control function Needed to ensure that a sending QPI entity does not overwhelm a receiving QPI entity by sending data faster than the receiver can process the data and clear buffers for more incoming data Error control function Detects and recovers from bit errors, and so isolates higher layers from experiencing bit errors

32 + QPI Routing and Protocol Layers Routing Layer Used to determine the course that a packet will traverse across the available system interconnects Defined by firmware and describe the possible paths that a packet can follow Protocol Layer Packet is defined as the unit of transfer One key function performed at this level is a cache coherency protocol which deals with making sure that main memory values held in multiple caches are consistent A typical data packet payload is a block of data being sent to or from a cache

33 + Peripheral Component Interconnect (PCI) A popular high bandwidth, processor independent bus that can function as a mezzanine or peripheral bus Delivers better system performance for high speed I/O subsystems PCI Special Interest Group (SIG) Created to develop further and maintain the compatibility of the PCI specifications PCI Express (PCIe) Point-to-point interconnect scheme intended to replace bus-based schemes such as PCI Key requirement is high capacity to support the needs of higher data rate I/O devices, such as Gigabit Ethernet Another requirement deals with the need to support time dependent data streams

34 + PCIe Configuration

35 + PCIe Protocol Layers

36 + PCIe Multilane Distribution

37 PCIe Transmit and Receive Block Diagrams

+ PCIe Transaction Layer (TL) Receives read and write requests from the software above

Most transactions use a split transaction technique A request packet is sent out by a

messages and some write transactions are posted transactions (meaning that no response

38 + PCIe Transaction Layer (TL) Receives read and write requests from the software above the TL and creates request packets for transmission to a destination via the link layer Most transactions use a split transaction technique A request packet is sent out by a source PCIe device which then waits for a response called a completion packet TL messages and some write transactions are posted transactions (meaning that no response is expected) TL packet format supports 32-bit memory addressing and extended 64-bit memory addressing

39 + The TL supports four address spaces: Memory The memory space includes system main memory and PCIe I/O devices Certain ranges of memory addresses map into I/O devices I/O This address space is used for legacy PCI devices, with reserved address ranges used to address legacy I/O devices Configuration This address space enables the TL to read/write configuration registers associated with I/O devices Message This address space is for control signals related to interrupts, error handling, and power management

40 PCIe TLP Transaction Types

41 + PCIe Protocol Data Unit Format

42 + TLP Memory Request Format

43 PCI Read Timing Diagram 43

44 PCI Bus Arbitration 44

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