Arquitetura de Computadores I
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- Tânia Belém
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1 Arquitetura de Computadores I Pipeline Bloco de dados e bloco de controle Edson Moreno edson.moreno@pucrs.br
2 Bloco de dados do MIPS Monociclo É possível identificar 5 etapas de execução
3 Bloco de dados em pipeline É necessário separar a parte operativa em 5 partes, cada uma correspondendo a uma estágio de execução de uma instrução 1. Busca da instrução 2. Decodificação da instrução e leitura do banco de registradores 3. Execução ou cálculo de endereço 4. Acesso à memória de dados 5. Escrita no banco de registradores Observação Até 5 instruções podem estar em execução durante um mesmo ciclo de relógio
4
5 Bloco de dados em pipeline Um modo de mostrar a execução em pipeline é imaginar que cada instrução executa em seu próprio bloco operativo Os blocos operativos são deslocados um em relação ao outro, a fim de mostrar a relação entre as instruções
6 Bloco de dados em pipeline Execução das 3 instruções de lw pressupondo o uso de pipeline
7 Bloco de dados em pipeline
8 Bloco de dado em pipeline: executando lw
9 Bloco de dado em pipeline: executando lw
10 Bloco de dado em pipeline: executando lw
11 Bloco de dado em pipeline: executando lw
12 Bloco de dado em pipeline: executando lw
13 Bloco de dado em pipeline: executando sw
14 Bloco de dado em pipeline: executando sw
15 Bloco de dado em pipeline: executando sw
16 Bloco de dado em pipeline: executando sw
17 Bloco de dado em pipeline: executando sw
18 Bloco de dado em pipeline Cada componente do bloco operativo somente poderá ser utilizado em um único estágio do pipeline Componentes Memória de instruções Porta de leitura de banco de registradores ULA Memória de dados Porta de escrita no banco de registradores
19 Bloco de dado em pipeline: executando lw
20 Bloco de dado em pipeline corrigido
21 Bloco de dado em pipeline corrigido: executando lw
22 Bloco de dado em pipeline corrigido: executando lw
23 Bloco de dado em pipeline corrigido: executando lw
24 Bloco de dado em pipeline corrigido: executando lw
25 Bloco de dado em pipeline corrigido: executando lw
26 Executando uma seqüência de instruções Considere a seguinte seqüência de instruções: lw $10, 20($1) sub $11, $2, $3 Representá-la usando diagrama de pipeline com múltiplos ciclos de relógio
27 Executando uma seqüência de instruções
28 Executando uma seqüência de instruções
29 Executando uma seqüência de instruções
30 Executando uma seqüência de instruções
31 Executando uma seqüência de instruções
32 Executando uma seqüência de instruções
33 Bloco de dados em pipeline com sinais de controle
34 Projeto do bloco de controle Será aproveitado ao máximo os sinais de controle do MIPS monociclo Assim, será reutilizada a lógica de controle para A ULA O desvio condicional O multiplexador que controla a fonte do dado do registrador destino Demais linhas de controle apresentadas na figura anterior
35 Relembrando o controle da ULA Correspondência entre funct e ULAOp com controle da ULA
36 Projeto do bloco de controle Reagrupando os sinais de controle do MIPS monociclo, a fim de reaproveitá-los Como pode-se observar, os sinais de controle são essencialmente os mesmos do MIPS monociclo A única particularidade é que eles precisam viajar pelos estágios juntamente com a instrução
37 Projeto do bloco de controle
38 Controle de um pipeline Busca de instruções: Nenhum sinal especial, a não ser os sempre ativos (leitura) Decodificação / Leitura de registradores Nenhum sinal especial, apenas a dissecção da instrução Execução / Cálculo de endereço RegDest, OpALU, OrigALU Acesso à memória Branch, lememoria, escrevememoria Escrita do resultado MemparaReg, escrevereg
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