Implementações e Comparação de Multiplicadores de Alta Velocidade para Dispositivos Reconfiguráveis

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1 Implementações e Comparação de Multiplicadores de Alta Velocidade para Dispositivos Reconfiguráveis Tiago dos Santos Patrocinio, Ivan Saraiva Silva Departamento de Computação Universidade Federal do Piauí (UFPI) Teresina, PI Brasil tiagodsp93@gmail.com, ivan@ufpi.edu.br Resumo. Multiplicadores são componentes essenciais na implementação de sistemas integrados na atualidade, possuindo diversas arquiteturas e técnicas de implementação que favoreçam seu desempenho. Nesse trabalho foi abordado algumas arquiteturas para a implantação de multiplicador de alta velocidade para dispositivos reconfiguráveis. Arquiteturas baseadas no Algoritmo de Booth e em Árvore de Wallace foram desenvolvidas e analisadas considerando desempenho e área usado no dispositivo reconfigurável. 1. Introdução Multiplicadores são blocos de hardware chaves para o desempenho de sistemas integrados tais como, microprocessadores, processadores gráficos, co-processadores, entre outros. A forma com que esses componentes são planejados e implementados tem grande impacto na arquitetura em geral. Implementações e organizações arquiteturais relacionadas a operadores aritméticos determinam o desempenho final do sistema integrado como um todo, eventualmente determinando a necessidade de estruturas e técnicas mais eficientes. Tendo isso em vista, uma arquitetura de multiplicador baseada no Algoritmo de Booth [1], com implementação na forma de Árvore de Wallace [2] foi desenvolvida. Esta implementação possibilitou a obtenção de um multiplicador rápido e eficiente. 2. Componentes da Arquitetura Para o desenvolvimento dos multiplicadores apresentados neste artigo foram utilizados o Algoritmo de Booth, para geração de produtos parciais e uma implementação da Árvore de Wallace para redução dos mesmos. Na continuação desta seção, o Algoritmo de Booth e a Árvore de Wallace serão brevemente apresentadas Radix-4 Booth Algorithm O Algoritmo Booth, também conhecido como Radix-2 Booth Algorithm, possibilita a multiplicação de números binários positivos e negativos na notação de complemento de dois, sendo tradicionalmente utilizado em circuitos multiplicadores de números com sinais. A versão do algoritmo utilizada nesse trabalho foi o Radix-4 Booth Algorithm [3], tendo em vista a simplicidade de implementação e outras vantagens que logo serão discutidas. Tal algoritmo consiste na codificação dos operandos a serem multiplicados e possibilita a redução da quantidade de produtos parciais pela metade, reduzindo a área

2 em chip necessária para sua implementação. A adoção deste algoritmo resultou em significativos avanços sobre multiplicação de números longos e com sinais. Como é demonstrado na figura 1, o Radix-4 Booth Algorithm codifica o operando multiplicador. Para isso, um bit igual a zero é adicionado na posição menos significativa e o multiplicador é analisado do bit menos significativo para o bit mais significativo. Para a análise, esse operando é dividido em blocos de três bits, onde o bit mais significativo de um bloco sobrepõe o bit menos significativo do próximo. Figura 1 Exemplo da divisão do multiplicador em blocos de três bits com acréscimo do bit menos significativo igual a zero (a). Resultado da codificação do exemplo (b). Cada bloco de três bits é codificado de acordo com a tabela 1, resultando na realização de multiplicações do operando multiplicando por ±1, ±2 ou 0. Dessa forma, a codificação resulta nos produtos parciais que deverão ser somados posteriormente. Tabela 1 Decodificação dos produtos parciais de acordo com os blocos da recodificação Radix-4. Bloco Produto Parcial 000 Multiplicação do multiplicando por Multiplicação do multiplicando por Multiplicação do multiplicando por Multiplicação do multiplicando por Multiplicação do multiplicando por Multiplicação do multiplicando por Multiplicação do multiplicando por Multiplicação do multiplicando por 0 A vantagem do algoritmo Radix-4 para o Radix-2 está na forma de codificar o operando multiplicador, pois ao agrupar em blocos de três bits, possibilita a geração de N/2 produtos parciais, onde N é o comprimento em bits dos operandos. Em contraste, o algoritmo Radix-2 agrupa em blocos de 2 bits, gerando N produtos parciais, não sendo recomendado para multiplicações de números longos Árvore de Wallace Circuitos multiplicadores necessitam realizar adições sucessivas de produtos parciais, gerando dependência entre uma operação de adição e a próxima. A Árvore de Wallace é uma estrutura eficiente para implementação em hardware de soma paralela e rápida de produtos parciais. Sua utilização evita a propagação de carry e requer apenas uma soma no final da árvore para a obtenção do resultado.

3 A implementação da Árvores de Wallace baseia-se na utilização de compressores [4], contribuindo para a diminuição da quantidade de somadores necessários. Nesse estudo foram utilizados Compressores 4:2 [4], pois possuem a capacidade de reduzir até quatro produtos parciais ao mesmo tempo. Compressores 4:2 possuem 5 entradas A, B, C, D e CIN para gerar 3 saídas SUM, CARRY e COUT, como mostra a figura 2. Figura 2 Estrutura de Compressor 4:2 e suas entradas e saídas (a). Arquitetura do Compressor 4:2 (b). Como exibido na figura 3, a organização da Árvore de Wallace com compressores 4:2 agrupa blocos de quatro produtos parciais paralelamente para realizar a compressão a cada nível da árvore. A saída de cada bloco torna-se entrada do próximo bloco no próximo nível da ávore, até que seja reduzido à duas entradas para serem somadas no final da árvore e obter o resultado. Figura 3 Estrutura da Árvore de Wallace com Compressores 4:2. A implementação da árvore de Wallace em pipeline [5] tem a finalidade de aumentar a frequência de operação e possibilitar a realização de multiplicações sucessivas rapidamente. A implementação em pipeline consiste na inserção de registradores entre os níveis da árvore Somadores A implementação de somadores eficientes causa grande impacto no desempenho de um multiplicador. O somador tradicional, Carry-Propagate [6] apesar de possuir uma arquitetura muito simples, é pouco eficiente, gerando atrasos devido à necessidade de propagação de carry. Uma arquitetura um pouco mais complexa pode ser encontrada no Carry Look Ahead [6] (figura 4a), pois o cálculo do carry pode ser antecipado devido à inclusão de sinais que calculam a Geração e Propagação desse (figura 4b). Desse modo o caminho crítico é reduzido permitindo maior velocidade de operação.

4 Figura 4 Arquitetura do Carry Look Ahead (a). Arquitetura do Carry Lookahead Cell (CLC) com os sinais de geração e propagação do carry (b). 3. Arquiteturas, Resultados e Comparações As diferentes formas de organização dos multiplicadores tem impacto significativo no desempenho. Isso implica que deve ser considerada sua utilização de acordo com a finalidade, pois oferecem vantagens e desvantagens. Tendo isso em vista, nesse estudo são apresentadas algumas arquiteturas com um comparativo de desempenho e seus benefícios. As arquiteturas dos multiplicadores elaborados nesse estudo possuem Árvore de Wallace com e sem Pipeline, ambas utilizando Radix-4 Booth Algorithm para geração dos produtos parciais. Em cada tipo de arquitetura foram implementados diferentes somadores à Árvore de Wallace a fim de uma comparação de desempenho apresentada na tabela 2. Além da implementação dos somadores Carry-Propagate e Carry Look Ahead, foi incluído o somador da ferramenta de prototipação da Altera. Também foi incluído o multiplicador da Altera para comparação. Arquitetura Desenvolvido neste estudo Tabela 2 Desempenho em frequência dos Multiplicadores. Árvore de Wallace Sem Pipeline Com Pipeline Somador Carry-Propagate Carry Look Ahead Fmax (Slow 1200mV 85C Model) Frequêcia Fmax (Slow 1200mV 0C Model) Área em Chip MHz MHz 2, MHz MHz 2,416 Altera MHz MHz 2,655 Carry-Propagate Carry Look Ahead MHz MHz 2, MHz MHz 2,432 Altera MHz MHz 2,325 Multiplicador Altera MHz MHz 1,409

5 Os multiplicadores em pipeline possuem alta frequência, porém necessitam de 6 ciclos para produzir um resultado. Considerando a realização de multiplicações sucessivas, os multiplicadores em pipeline produzem uma multiplicação por ciclo após o primeiro resultado. Esta característica é anulada, entretanto, se apenas uma ou poucas multiplicações são realizadas. As arquiteturas sem pipeline são mais lentas, porém apresentam resultados em um ciclo, sendo vantajoso sua utilização por algumas multiplicações sucessivas, caso o tempo necessário para a produção do resultado seja menor que o tempo da arquitetura em pipeline. A figura 5 demonstra uma representação dos ciclos necessários para a produção do resultado em cada multiplicador. Figura 5 Representação gráfica dos ciclos dos multiplicadores aplicados à multiplicações sucessivas em relação ao tempo. A tabela 3 apresenta o número de multiplicações recomendadas sem pipeline para que apresentem vantagem em relação ao número de resultado produzidos pelos multiplicadores em pipeline. Tabela 3 Número de operações sucessivas sem pipeline recomendadas para cada arquitetura. 4. Conclusão Tipo de Somador Multiplicações Recomendadas (Sem Pipeline) Carry-Propagate 6 Carry Look Ahead 2 Altera 3 Nesse trabalho foram implementados multiplicadores rápidos e apresentado comparações de desempenho entre eles. As técnicas, organizações e componentes estruturais para prover a performance de multiplicação rápida foram discutidos e apresentados os seus impactos.

6 Os resultados apresentaram que multiplicadores em pipeline são bastante eficientes quando aplicados à operações sucessivas, pois permitem uma vazão de resultados em pouco tempo. Também foi demonstrado que multiplicadores sem pipeline apresentam bom desempenho em um único ciclo, tornando-os solução viável em aplicações que não necessitem de muitos resultados sucessivos. Em trabalhos futuros, esse estudo auxilia as implementações de multiplicadores de alta velocidade em arquiteturas de processadores manycore, a fim de melhorar e avaliar seu desempenho em diversas aplicações. Referências [1] Collin, A. Andrew Booth's Computers at Birkbeck College. Resurrection, Issue 5, Spring London: Computer Conservation Society. [2] Wallace, C. S. A suggestion for a fast multiplier, IEEE Trans. on Electronic Comp. EC-13(1): (1964) [3] Surendran, E. K. L. and Anthony, P. R. Implementation of fast multiplier using modified Radix-4 booth algorithm with redundant binary adder for low energy applications. IEEE 2014 First International Conference on Computational Systems and Communications, p , [4] Tonfat, J., Reis, R. Low Power 3-2 and 4-2 Compressors Implemented Using ASTRAN. IEEE Third Latin American Symposium on Circuits and Systems (LASCAS), [5] Pang, K.F. Architectures for pipelined Wallace tree multiplier-accumulators. IEEE International Conference on Computer Design: VLSI in Computers and Processors, [6] Weste, N. and Harris, D. CMOS VLSI Design: A Circuits and Systems Perspective. Boston: Pearson Education, Ed.4, p