28/9/2010. Paralelismo no nível de instruções Processadores superescalares

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1 Arquitetura de Computadores Paralelismo no nível de instruções Processadores superescalares Prof. Marcos Quinet Universidade Federal Fluminense P.U.R.O. Processadores superescalares A partir dos resultados obtidos do estudo de RISC, foi possível observar que grande parte das instruções são simples e sobre valores escalares A partir desta observação, a melhoria do desempenho destas operações resultaria em um melhor desempenho geral Em um processador superescalar, são utilizadas várias pipelines de instruções independentes 2 Processadores superescalares Superescalar - organização geral Presença de várias unidades funcionais, cada uma implementada com um pipeline suporte à execução paralela de instruções Como são vários pipelines com diversos estágios, torna-se possível manipular diversas instruções a cada instante O processador superescalar busca várias instruções por vez, tentando encontrar instruções próximas que sejam independentes umas das outras, para execução em paralelo 3 Neste exemplo, podem ser executadas simultaneamente duas operações sobre inteiros, duas sobre ponto flutuante e uma sobre a memória 4 1

2 Arquitetura com superpipeline Técnica que tira vantagem do fato que muitos estágios da pipeline desempenham tarefas que requerem menos da metade do tempo de um ciclo de clock Um clock interno com o dobro de velocidade possibilita a execução de duas tarefas a cada ciclo de clock externo A seguir, uma comparação entre uma arquitetura com pipeline simples, uma superpipeline e superescalar, considerando 4 estágios (busca, decodificação, execução e resultado) 5 6 Limitação da abordagem superescalar Depende da habilidade de executar várias instruções em paralelo através de técnicas de compilador e hardware O paralelismo possui limitações intrínsecas: Dependência de dados verdadeira; Dependência de desvio; Conflito de recursos; Antidependência; Dependência de dados verdadeira Exemplo: add R1, R2 move R3, R1 A segunda instrução pode ser buscada e decodificada antecipadamente, mas não pode ser executada, pois depende que a primeira instrução tenha sua execução completada Pode ser necessário que uma etapa da instrução seguinte seja atrasada até que seja resolvida a dependência 7 8 2

3 Dependência de desvios A presença de desvios condicionais prejudica a operação da pipeline A instrução seguinte a um desvio condicional, tomado ou não, depende dessa instrução de desvio, e não pode ser executada até que seja completada a execução da instrução de desvio Em um pipeline superescalar, o número de instruções perdidas a cada atraso é maior Conflito de recursos Ocorre quando duas ou mais instruções tentam acessar ao mesmo tempo um mesmo recurso (memória, barramentos, unidades funcionais, etc.) Enquanto dependências de dados não podem ser eliminadas, conflitos de recursos podem ser superados pela duplicação dos mesmos (mas que terão impactos no custo e complexidade do projeto) 9 10 Paralelismo no nível de instruções: existe quando as instruções de uma sequência são independentes, podendo ser executadas em paralelo (sobreposição) Determinado pela frequência que ocorrem no código dependências de dados verdadeiras e dependências de desvio Paralelismo de máquina: medida da capacidade do processador aproveitar o paralelismo no nível de instruções Determinado pelo número de pipelines paralelas, velocidade e eficácia do processador em identificar instruções independentes

4 Política de iniciação de instruções: protocolo usado para iniciar a execução de instruções nas unidades funcionais do processador Procura examinar algumas instruções à frente do ponto de execução atual, para localizar instruções que possam ser colocadas na pipeline para execução. As políticas podem ser classificadas como: Iniciação em ordem, com terminação em ordem Iniciação em ordem, com terminação fora de ordem Iniciação fora de ordem, com terminação fora de ordem 13 Iniciação de instruções Iniciação em ordem com terminação em ordem: A mais simples de todas, com execução e escrita de resultados sequenciais; Política muito simples, útil apenas como comparação com políticas mais elaboradas; Pode buscar mais de uma instrução por vez; Algumas instruções podem ter que aguardar; Se as instruções são buscadas em pares, as duas instruções seguintes devem aguardar até que o par de estágios anteriores esteja vazio 14 Iniciação em ordem com terminação em ordem Ex.: considere as instruções: I1 requer 2 ciclos para ser executada I3 e I4 competem pela mesma unidade funcional I5 depende do resultado de I4 I5 e I6 competem pela mesma unidade funcional Questões de Projeto Iniciação em ordem com terminação fora de ordem: Usada em processadores RISC escalares para melhorar o desempenho de execução de instruções que requerem vários ciclos Terminação fora de ordem: a qualquer instante, pode haver várias instruções em execução na pipeline, até o grau máximo de paralelismo da máquina A iniciação de instruções é temporariamente interrompida no caso de conflito por recurso, dependência de dados ou dependência de desvio

5 Iniciação em ordem com terminação fora de ordem I1: R3:= R3 + R5; I2: R4:= R3 + 1; I3: R3:= R5 + 1; Se I3 completar antes de I1, o resultado de I1 estárá errado dependência de saída 17 Na iniciação em ordem o processador decodifica informações somente até o ponto que ocorre uma dependência ou conflito, sem poder examinar instruções adiante deste ponto Com isto, não pode identificar instruções subsequentes que sejam independentes da instruções que já estão no pipeline Seria interessante desvincular os estágios de decodificação e execução da pipeline 18 Iniciação fora de ordem com terminação fora de ordem: Uso de uma janela de instruções: quando o processador termina a decodificação de uma instrução, ela é colocada na janela de instruções O processador pode continuar buscando e decodificando instruções, enquanto houver espaço na janela Quando uma unidade funcional estiver disponível, qualquer instrução na janela pode ser iniciada, se não houver conflito ou dependência e a unidade funcional que necessite estiver disponível Iniciação fora de ordem com terminação fora de ordem Desta forma, o processador pode examinar instruções à frente, identificando instruções que podem ser executadas A única restrição é que o programa de comporte corretamente

6 Antidependência Com a possibilidade da ordem das instruções ser invertida, surge uma nova situação, chamada antidependência: uma segunda instrução pode alterar um valor que é usado pela primeira instrução Por exemplo, no código a seguir, I3 não pode ser completada antes de I2, pois altera o valor do registrador R3 I1: R3:=R3 + R5; I2: R4:=R3 + 1; I3: R3:=R5 + 1; I4: R7:=R3 + R4; Renomeação de registradores Método para lidar com conflitos de armazenamento causados pelas dependências de saída e antidependências Registradores são alocados dinamicamente pelo processador, sendo associados aos valores requeridos pelas instruções a cada instante de tempo São utilizados registradores lógicos, cujas referências são convertidas a registradores em hardware no momento de sua utilização Exemplo R3 b :=R3 a + R5 a R4 b :=R3 b + 1 R3 c :=R5 a + 1 R7 b :=R3 c + R4 b (I1) (I2) (I3) (I4) No exemplo acima, a criação de R3 c evita a antidependência em I2 e a dependência de saída em I1, logo, I3 pode ser iniciada imediatamente Previsão de desvio Arquiteturas superescalares retomaram as técnicas de previsão de desvio empregadas antes da arquitetura RISC Processadores mais simples empregam previsões estáticas, enquanto processadores mais sofisticados usam previsão dinâmica, baseando-se em históricos de desvios

7 Execução Superescalar Processamento superescalar Programa estático sequência linear de instruções O processo de busca de instruções (incluindo previsão de desvio) constrói um fluxo dinâmico de instruções, onde o processador identifica e tenta eliminar dependências As instruções são despachadas para uma janela de execução, onde não formam mais um fluxo sequencial As instruções são reordenadas de acordo com as dependências de dados verdadeiras e recolocadas em um novo fluxo sequencial Implementação Superescalar aspectos básicos requeridos Estratégias de busca de múltiplas instruções Lógica para armazenar dependências de dados verdadeiras Mecanismos para iniciar múltiplas instruções em paralelo Recursos para a execução paralela de múltiplas instruções (incluindo múltiplas unidades funcionais paralelas e hierarquia de memória capaz de atender simultaneamente múltiplas referências Mecanismos para a confirmação dos resultados na ordem correta 27 7

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