Processador nanopcs-3

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1 Processador nanopcs-3 E.T.M./2011 RESUMO Esta experiência tem por objetivo o projeto do núcleo de um pequeno processador responsável pela execução de operações aritméticas e lógicas e de transferência de dados entre registradores. A parte experimental inclui o projeto, montagem, teste, depuração e documentação de um circuito baseado em componentes diversos, como ULA, RAM e registradores tri-state, onde a sequência de operações é armazenada na memória de programa e depois executada pela ULA e os dados são armazenados e deslocados através dos registradores. A implementação será desenvolvida com o dispositivo programável Altera Cyclone II Altera Cyclone II EP2C35F672C6. 1. ESPECIFICAÇÃO DO nanopcs-3 O núcleo do processador nanopcs-3 é apresentado na figura 1.1 abaixo. Ele é composto por uma ULA de 4 bits, uma memória de programa de 16 palavras de 10 bits, quatro registradores de propósito específico (REM, RDM, ACC, RD), mais dois registradores de propósito geral (R0 e R1) e uma via de dados interna. MODO B1 B2 UNIDADE DE CONTROLE... SINAIS DE CONTROLE DISPLAY LEDS CLEAR_REM INC_REM REM DADO MEMÓRIA DE PROGRAMA RDM ULA_FCT ULA GRAVA DISPLAY DISPLAY CLEAR_ACC CLEAR_RDM LOAD_RDM LOAD_ACC EN_ACC ACC DISPLAY RDM[3..0] CLEAR_RD LOAD_RD EN_RD CLEAR_R0 CLEAR_R1 RD LOAD_R0 R0 LOAD_R1 R1 EN_R0 EN_R1 Figura 1.1. Diagrama de blocos do processador nanopcs-3. A memória de programa armazena um conjunto de bytes de dados contendo códigos de instruções para serem executados pelo processador. O formato das instruções será detalhado mais a seguir. A memória é endereçada pelo registrador REM (registrador de endereço de memória), que indica qual instrução está sendo executado em um dado momento. A primeira instrução de um programa deve estar no endereço 0 (ZERO) da memória de programa. A instrução é armazenada no registrador RDM (registrador de dados da memória) e enviada para a unidade de controle, que gera sinais de controle para a ULA e para os registradores. Na figura 1.1, os sinais de controle são representados na cor verde. A ULA executa a operação codificada pelo sinal de controle ULA_FCT de 6 bits e tem como entradas o dado do acumulador (ACC) e o dado proveniente da via de dados. Este segundo valor vem de um dos registradores ligados na via de dados (ACC, RD, R0 ou R1). O resultado da operação deve ser armazenado no registrador ACC. Processador nanopcs-3 (2011) 1

2 Os conteúdos dos registradores podem ser movimentados através da via de dados interna do processador. O registrador de entrada de dados RD é usado para armazenar o dado que é embutido na instrução, assim, a entrada deste registrador é ligado nos 4 bits menos significativos de RDM Detalhamento dos Sinais de Controle A figura 1.1 mostra, além dos principais componentes do fluxo de dados, alguns sinais de controle. Estes sinais devem ser gerados pela unidade de controle. A tabela 1.1 abaixo apresenta uma breve descrição destes sinais. Tabela 1.1 Principais sinais de controle do processador nanopcs-3. componente sinal de controle descrição REM INC_REM CLEAR_REM Incrementa valor do registrador. Zera valor do registrador. MEMORIA GRAVA Seleciona operação de gravação dos dados de entrada. RDM ACC Rx (x=d, 0 ou 1) CLEAR_RDM LOAD_RDM CLEAR_ACC LOAD_ACC EN_ACC CLEAR_Rx LOAD_Rx EN_Rx Zera valor do registrador. Carrega valor no registrador. Zera valor do registrador. Habilita cópia de dado para o registrador. Habilita saída do registrador para colocar dado na via tri-state. Zera valor do registrador. Habilita cópia de dado para o registrador. Habilita saída do registrador para colocar dado na via tri-state. ULA ULA_FCT Código de operação da ULA Modos de Operação do Processador O núcleo do processador tem dois modos de operação, descritos a seguir: 1) Modo Programação : este modo de operação permite a carga de um "programa" na memória de programa, que comandará a sequência de operações que se quer executar. A interface do circuito contém os sinais: DADO (10 chaves) para a entrada do conteúdo da memória; botão B1 para gerar o sinal de incremento do Registrador de Endereços da Memória (REM); botão B2 para gerar o sinal GRAVA, que executa o armazenamento do conteúdo das chaves na memória. 2) Modo "Execução": neste modo de operação, o processador deve executar a sequência de operações dada pelo conteúdo da memória de programa. Deve-se utilizar: botão B1 para comandar a execução de uma "instrução", gerando os sinais adequados ao FD do processador; botão B2 para gerar o sinal CLEAR_REM, que tem como função zerar o REM. Este botão só deverá ser utilizado em caso de erro ou reinício de execução de programa. O Modo de Operação deve ser determinado por meio da chave MODO (0=Programação e 1=Execução). Assim, para se executar um "programa", deve-se seguir o seguinte procedimento: a) Colocar o circuito em modo "Programação" e armazenar o "programa" na memória de programa; b) Acertar a chave MODO para colocar o circuito em modo "Execução" e limpar o REM, acionando o botão B2; c) Executar, passo a passo, as "instruções", acionando o botão de execução (B1). Os resultados intermediários deverão ser acompanhados através dos leds e displays (conforme especificado na figura 1.1). Processador nanopcs-3 (2011) 2

3 1.3. Formato das Instruções EPUSP PCS 2021/2308 Laboratório Digital Cada instrução do processador nanopcs-3 tem 10 bits de largura e estão contidas na memória de programa do circuito. O conjunto de instruções pode ser dividido em dois grupos: i) Instruções aritméticas e lógicas: cada instrução deste grupo tem o bit 9 igual a 0. A função aritmética ou lógica é especificada por um código binário (f 0 a f 5 ) presente nos bits 3 a 8. As operações deste grupo usam sempre o registrador acumulador e outro registrador da via de dados. Este segundo registrador é especificado pelos bits 0 a 2. O formato destas instruções é o seguinte: f 5 f 4 f 3 f 2 f 1 f 0 r r r Os bits 3 a 6 são usados para especificar a função a ser executada e será definido conforme o funcionamento da ULA selecionada para o projeto. A tabela 1.2 abaixo especifica o conjunto mínimo de instruções a serem projetadas. Tabela 1.2. Conjunto mínimo de instruções aritméticas e lógicas do processador nanopcs-3. Instrução SOMA SUBTRAI Descrição resultado = A + B resultado = A - B ZERA resultado = 0 CARREGA_ACC E_LOG OU_LOG NAO_LOG OU_EXCL resultado = B resultado = A AND B resultado = A OR B resultado = resultado = A XOR B Os bits 0 a 2 especificam o segundo registrador a ser usado na operação aritmética ou lógica a ser executado. A tabela 1.3 especifica estes bits. Tabela 1.3. Codificação dos registradores nas instruções aritméticas e lógicas. Código de registrador Registrador 000 ACC 001 RD 010 R0 011 R1 ii) Instruções de transferência de dados entre registradores: cada instrução deste grupo tem o bit 9 igual a 1. As instruções de transferência de dados entre registradores da via de dados possuem os bits 6 a 8 iguais a 0. Os registradores de origem (bits 0 a 2) e de destino (bits 3 a 5) para a transferência dos dados são especificados pelos seis bits menos significativos, seguindo o formato abaixo d d d o o o Processador nanopcs-3 (2011) 3

4 Os bits 0 a 2 identificam o registrador origem da transferência, ou seja, aquele que colocará os dados na via tri-state para ser copiado pelo destino. Os bits 3 a 5 identificam o registrador que receberá os dados. Os registradores são identificados pela seguinte codificação (tabela 1.4). Tabela 1.4 Codificação dos registradores nas instruções de transferência de dados. Código de registrador Registrador origem Registrador destino 000 ACC RD R0 R0 011 R1 R1 A instrução de transferência de dados entre registradores tem a sintaxe MOVE destino,origem em um programa em linguagem de montagem. Quando os bits 6 a 8 da instrução são iguais a 001, a instrução especifica um caso especial de transferência de dados. Esta instrução em linguagem assembly segue o formato MOVE RD,#dado, onde o dado a ser copiado para o registrador de dados RD é especificado na própria instrução, nos bits 0 a 3, conforme ilustrado abaixo. O símbolo indica que o bit não é usado D D D D A lógica de controle do circuito deverá receber a palavra de memória de forma a decodificar a instrução a ser executada e gerar os sinais de controle adequados para a ULA, os registradores, e demais componentes do fluxo de dados. Para implementar a via de dados tri-state deverão ser utilizados componentes com saída tri-state. Para tal, pode-se fazer uso do registrador (já estudado na experiência Via de Dados ). Convém mencionar que para a correta transferência dos dados entre os registradores, o registrador de origem deve colocar seu dado na via de dados antes do registrador de destino ser ativado e deve também manter este dado ativo durante toda a transferência Dicas sobre o Projeto O projeto do circuito do nanopcs-3 deve adotar a metodologia estruturada proposta [Midorikawa, 2011]. O projeto do fluxo de dados deve seguir o diagrama de blocos da figura 1.1, incluindo componentes básicos conhecidos (registradores tri-state, ULA, etc). Como o projeto inclui muitos componentes, sugere-se que o projeto seja elaborado de forma hierárquica, com o desenvolvimento de vários módulos que devem ser interligados no sistema de nível mais alto. Para cada módulo, após seu projeto, deve-se fazer a simulação de alguns casos de teste de forma a comprovar seu correto funcionamento. Já a unidade de controle pode ser projetada usando componentes em conjunto com outras alternativas (AHDL, VHDL). O diagrama ASM também pode ser desenvolvido de forma hierárquica, onde um estado pode corresponder a um sub-diagrama ASM de nível mais baixo. Um exemplo disto pode ser o estado EXECUTA INSTRUÇÃO da figura 1.2. A figura 1.2 abaixo apresenta um fluxograma que ilustra o funcionamento básico do circuito do nanoprocessador. 1 Para mais informações consulte a apostila da experiência Via de Dados da disciplina Laboratório Digital I (PCS 2011/2305). Processador nanopcs-3 (2011) 4

5 PROGRAMAÇÃO MODO? EXECUÇÃO LED_MODO 0 LED_MODO 1 B2 ACIONADO? B1 ACIONADO? B1 ACIONADO? B2 ACIONADO? GRAVA MEMÓRIA INCREMENTA REM RDM MEMÓRIA[REM] RESETA REM EXECUTA INSTRUÇÃO ESPERA FINAL DA EXECUÇÃO TERMINOU? INCREMENTA REM Figura 1.2 Fluxograma do funcionamento do nanopcs-3. No fluxograma da figura 1.2, temos um subprocesso chamado Executa Instrução que engloba as operações executadas durante o processamento das instruções. Este processo é detalhado na figura 1.3. INÍCIO 0 (operação da ULA) RDM[9]? 1 (operação entre registradores) Acerta ULA_FCT de acordo com operação em RDM[8..3] Habilita saída do registrador especificado em RDM[2..0] RDM[8..6]? Mantém ULA_FCT de acordo com operação em RDM[8..3] Mantém habilitada a saída do registrador especificado em RDM[2..0] Registra entrada do Acumulador Copia dado presente em RDM[3..0] para RD Habilita saída do registrador de origem especificado em RDM[2..0] Mantém habilitada saída do registrador de origem especificado em RDM[2..0] Copia dado no registrador de destino especificado em RDM[5..3] FIM Figura 1.3 Fluxograma da execução de instruções do nanopcs-3. Processador nanopcs-3 (2011) 5

6 2. PARTE EXPERIMENTAL EPUSP PCS 2021/2308 Laboratório Digital O projeto desta experiência será o desenvolvimento do núcleo de um processador, chamado nanopcs-3, que permite a execução de pequenos programas, e é composto por uma ULA, alguns registradores, uma via de dados interna e uma memória de programa. A implementação do projeto deverá OBRIGATORIAMENTE seguir a metodologia proposta em [Midorikawa, 2011] e usado nos projetos do Laboratório Digital. A documentação deve incluir uma descrição completa do funcionamento do fluxo de dados e também da unidade de controle (diagrama ASM) e simulações das várias partes do circuito (p.ex. programação da memória, execução de instruções de transferência de registradores, etc) e do circuito completo Dicas para o Projeto e a Simulação do Projeto no Quartus II O projeto do nanopcs-3 pode utilizar componentes padrão da família 74. Segue abaixo uma lista com alguns componentes: componente função 7474 Flip-flop tipo D Buffer tri-state 74161/3 Contador hexadecimal de 4 bits Registrador de 4 bits com saída tri-state Registrador de 4 bits Unidade lógica e aritmética Memória estática com 16x4 bits Contador hexadecimal de 4 bits Para a utilização do componente no projeto, use o arquivo memoria189.bdf disponível na página web do curso, que contém um circuito equivalente ao circuito integrado. Como o circuito do nanopcs-3 é complexo, as cartas de tempo provenientes da simulação do projeto devem ser divididas nas operações básicas. Deve-se, por exemplo, apresentar uma simulação da programação da memória, outra da execução de uma operação aritmética e lógica e uma outra da execução de uma operação de transferência de dados entre registradores Montagem Experimental do Projeto O circuito projetado deve ser implementado na placa DE2 da Altera com a seguinte designação mínima de sinais: DADO : chaves SW0 a SW9; MODO : chave SW17; B1 : botão KEY0; B2 : botão KEY1. O conjunto mínimo de sinais de depuração é composto por: Saída da memória de programa: leds vermelhos LEDR0 a LEDR9; Saída do registrador REM: display HEX0; Saída da ULA: display HEX1; Conteúdo do acumulador: display HEX2; Via de dados: display HEX3. Outros sinais do projeto podem usar os outros recursos disponíveis da placa. O planejamento deve conter uma tabela com a designação destes sinais adicionais. DICA: Para os testes do circuito, sugere-se que sinais extras de teste e depuração sejam monitorados em leds e displays na placa de desenvolvimento. Estes sinais devem monitorar partes do fluxo de dados e também o estado da máquina de estados da unidade de controle. DICA: Traga cópias do diagrama de blocos ou diagrama lógico do fluxo de dados e do diagrama ASM do projeto base do nanopcs3 para arguição pelo professor e para serem usados na modificação do circuito. Processador nanopcs-3 (2011) 6

7 2.3. Teste do Funcionamento do Circuito EPUSP PCS 2021/2308 Laboratório Digital a) Verifique o funcionamento do circuito para várias sequencias de operações simples, variando também os dados de entrada. Explique os testes programados. b) Execute o seguinte programa, acionando adequadamente os botões B1 e B2 e a chave MODO. MOVE RD,#5 ; RD <= 5 CARREGA_ACC RD ; ACC <= 5 MOVE RD,#1 ; RD <= 1 MOVE R0,RD ; R0 <= RD (R0 <= 1) SOMA R0 ; ACC <= ACC+R0 (acumulador<=6) MOVE R1,ACC ; R1 <= ACC (R1 <= 6) MOVE RD,#3 ; RD <= 3 E_LOG RD ; ACC <= 6and3=2 MOVE R0,ACC ; R0 <= 2 CARREGA_ACC R1 ; display de ACC deve mostrar 6 CARREGA_ACC R0 ; display de ACC deve mostrar 2 c) Escreva programas para a avaliação das seguintes expressões: I. Y = (A B) + (C D) II. Y = ((A AND B) OR NOT(C)) XOR D Verifique os resultados obtidos executando os "programas", para diferentes valores de A, B, C e D. Não miminize ou modifique as expressões acima. ATENÇÃO: O planejamento deve trazer a codificação binária destes programas para sua execução no Laboratório Digital Modificação do Circuito Base d) O professor irá solicitar a implementação de uma modificação no projeto inicial do nanopcs-3. A especificação será fornecida pelo professor. e) Implemente a modificação no circuito implementado do processador nanopcs-3, com modificações no fluxo de dados e na unidade de controle. f) Documente as modificações e anexe os diagramas (diagrama de blocos, diagrama ASM, diagramas lógicos, etc) no relatório. g) Apresente o funcionamento do circuito modificado, com a execução de um programa de teste que demonstre o correto funcionamento da modificação solicitada. Perguntas: 1. O desenvolvimento do projeto do nanopcs3 foi desenvolvido usando a metodologia estruturada proposta? O uso desta metodologia facilitou o desenvolvimento do projeto? 2. O diagrama ASM modela o comportamento do circuito digital, controlando a sequencia de operações realizadas pelo fluxo de dados. Explique como o diagrama ASM foi alterado na modificação proposta. 3. Duas instruções complexas em um processador são as instruções de multiplicação e divisão binária. Explique como estas instruções podem ser incluídas no processador nanopcs Avaliação do Projeto A avaliação da implementação do circuito do núcleo do processador nanopcs3 será dividida em quatro etapas principais: PARTE I: gravação do programa na memória de programa; PARTE II: execução das instruções; PARTE III: implementação da modificação proposta; PARTE IV: demonstração do funcionamento do circuito modificado. Processador nanopcs-3 (2011) 7

8 2.6. Sobre o Planejamento e o Relatório O planejamento deve conter OBRIGATORIAMENTE os seguintes itens: Diagrama de blocos do circuito; Descrição detalhada do funcionamento de cada um dos módulos; Relação de sinais extras de teste e depuração a serem monitorados em leds; Diagrama lógico completo do circuito projetado; Diagrama ASM da unidade de controle; Descrição detalhada da implementação da unidade de controle; Simulações com o Quartus II para cada uma dos modos de operação do circuito (apresentar as diversas cartas de tempo resultantes); Tabela de códigos binários das instruções do nanopcs-3 descritas na tabela 1.2; Tabela de códigos binários das instruções de transferência de dados entre registradores; Programação dos testes solicitados no item 2.3, com a explicação de cada instrução. O relatório deverá conter: Os principais eventos (fatos, erros, imprevistos) acontecidos na montagem e depuração de cada parte do circuito e na sua integração; Apresentação dos resultados obtidos na parte experimental; Discussão da realização da experiência; Conclusões. 3. BIBLIOGRAFIA Fairchild Semiconductor. TTL Data Book. Mountain View, California, FREGNI, E. e SARAIVA, A.M. Engenharia do Projeto Lógico Digital: Conceitos e Prática. Editora Edgard Blücher Ltda, MIDORIKAWA, E.T. Processador nanopcs-1. Apostila de Laboratório Digital, 2004 (revisão de 2011). MIDORIKAWA, E.T. Projeto de Sistemas Digitais. Apostila de Laboratório Digital, 2011 PCS/EPUSP. Unidade Lógica e Aritmética. Apostila de Laboratório Digital. Departamento de Engenharia de Computação e Sistemas Digitais, Escola Politécnica da USP PCS/EPUSP. Via de Dados. Apostila de Laboratório Digital. Departamento de Engenharia de Computação e Sistemas Digitais, Escola Politécnica da USP PCS/EPUSP. Microprocessadores I. Apostila de Laboratório Digital. Departamento de Engenharia de Computação e Sistemas Digitais, Escola Politécnica da USP TOCCI, R. J., WIDMER, N. S., MOSS, G.L. Digital Systems: principles and applications. 10 th ed., Prentice-Hall, WAKERLY, J. F. Digital Design: principles and practice. 4 th ed., Prentice- Hall, EQUIPAMENTOS E MATERIAIS NECESSÁRIOS 1 placa de desenvolvimento FPGA DE2 da Altera com o dispositivo Altera Cyclone II EP2C35F672C6. 1 computador PC com programa Altera Quartus II e interface USB. Processador nanopcs-3 (2011) 8