Faculdade de Engenharias, Arquitetura e Urbanismo Curso de Engenharia Elétrica. Adriano Marcos Jacintho de Oliveira CRONÔMETRO DE ALTA VELOCIDADE:

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1 Uni ver sid ade do Vale do Paraíba Faculdade de Engenharias, Arquitetura e Urbanismo Curso de Engenharia Elétrica Adriano Marcos Jacintho de Oliveira CRONÔMETRO DE ALTA VELOCIDADE: CRONÔMETRO MULTICANAL BASEADO EM FPGA PARA EVENTOS DE ALTA VELOCIDADE São José dos Campos SP 2014

2 ADRIANO MARCOS JACINTHO DE OLIVEIRA CRONÔMETRO DE ALTA VELOCIDADE: CRONÔMETRO MULTICANAL BASEADO EM FPGA PARA EVENTOS DE ALTA VELOCIDADE Trabalho de Conclusão de Curso submetido à Banca Avaliadora da Faculdade de Engenharias, Arquitetura e Urbanismo da Universidade do Vale do Paraíba, como parte dos requisitos para obtenção do Título de Bacharel em Engenharia Elétrica, orientado pelo Professor Doutor José Ricardo Abalde Guede. São José dos Campos SP 2014

3 ADRIANO MARCOS JACINTHO DE OLIVEIRA CRONÔMETRO DE ALTA VELOCIDADE: CRONÔMETRO MULTICANAL BASEADO EM FPGA PARA EVENTOS DE ALTA VELOCIDADE Trabalho de Conclusão de Curso aprovado como requisito parcial à obtenção do título de Bacharel em Engenharia Elétrica, do curso de graduação em Engenharia Elétrica, da Faculdade de Engenharias, Arquitetura e Urbanismo da Universidade do Vale do Paraíba, São José dos Campos, SP, pela seguinte banca examinadora: José Ricardo Abalde Guede Faculdade de Engenharias, Arquitetura e Urbanismo - FEAU Valdir Gil Pillat Faculdade de Engenharias, Arquitetura e Urbanismo - FEAU Alessandro Correa Mendes Faculdade de Engenharias, Arquitetura e Urbanismo - FEAU São José dos Campos SP 18 de março de 2014

4 Dedico este trabalho à minha esposa Raíssa, que sempre me ajudou e me incentivou, a meus pais Lúcio e Maria Eunice, pois sem eles eu seria o que sou e a meu filho Antony que mesmo antes de nascer já era meu motivador.

5 Agradeço primeiro a Deus o grande criador, a todos os que me ajudaram na elaboração deste trabalho, aos funcionários do Laboratório de Eletrônica da ASD onde trabalho que me deram total apoio para realização deste trabalho, ao professor/orientador Abalde por sua orientação, aos professores que me ajudaram durante todo o curso, a Angélica pois sem sua ajuda não teria conseguido e a todasas pessoas que ao longo de minha caminhada sempre me apoiaram.

6 Que os vossos esforços desafiem as impossibilidades, lembrai-vos de que as grandes coisas do homem foram conquistadas do que parecia impossível. Charles Chaplin

7 1 RESUMO Este trabalho consiste no projeto de um protótipo funcional de um cronômetro multicanal baseado em FPGA, capaz de medir grandezas de tempo na faixa de 1µs a 10 s, tem a capacidade de armazenar os resultados em memória interna para consulta futura por meio de display LCD no cronômetro ou disponibilizar os dados via comunicação UART a um computador externo; todas as configurações de funcionamento também podem ser feitos via UART ou no próprio cronômetro. A aquisição dos dados e configurações são feitas via software próprio desenvolvido para esta função. O cronômetro pode fazer a tomada dos tempos de forma independente a cada canal; de forma sequencial, um evento após o outro; ou eventos simultâneos, com início comum de medição e fim de medição independente. PALAVRAS-CHAVE Cronômetro; FPGA; Memória; display LCD; Comunicação UART.

8 2 ABSTRACT This work consists of a functional prototype of an FPGA-based multichannel chronometer, capable of measuring quantities of time in the range of 1uS to 10S, has the ability to store the results in internal memory for later reference by LCD display on the timer or provide data via serial communication to an external computer, all operating configurations can also be made via serial or on the stopwatch. The acquisition of the data and settings are done via developed software for this function. The timer can make the decision of times independently to each channel; sequentially, one event after another, or simultaneous events with common start and end of measurement independent measurement. KEYWORDS Chronometer; FPGA; Memory; LCD display; UART communication.

9 3 Sumário 1 Introdução Materiais FPGA Field-Programmable Gate Array Histórico FPGA Áreas de aplicações com FPGAS VHDL - VHSIC Hardware Description Language Histórico da linguagem VHDL Vantagens em utilizar a linguagem VHDL Comparador de tensão LT Desenvolvimento Definições Requisitos funcionais Requisitos de interface IE: Sensores IE: Operador IE: Computador IE: Rede Elétrica IE: Bateria Requisitos de desempenho Hardware e firmware Hardware Placa de Aquisição Placa IHM Placa de Processamento Jiga de testes Firmware Plataforma de desenvolvimento Arquitetura Descrição dos Códigos Fonte Resultados Ensaios da Jiga de teste Analisando resultados da Jiga Ensaio Cronômetro Analisando resultados do Cronômetro Conclusão... 53

10 4 7 Referências bibliográficas Apêndices... 55

11 5 1 INTRODUÇÃO Devido à necessidade de uma maior confiabilidade e preservação dos dados de medição de tempos de ensaios e testes realizados pela Divisão de Sistemas de Defesa (ASD) do Instituto de Aeronáutica e Espaço (IAE), foi solicitado um estudo para o desenvolvimento de um cronômetro moderno que substituísse o antigo que já não é mais confiável, onde o mesmo deveria atender no mínimo todas as condições de uso do seu antecessor e desejável que tivesse alguns requisitos a mais, tais como, os dados medidos não fossem perdidos caso houvesse queda de energia, que tivesse comunicação com um computador para recuperação dos dados mais facilmente, visto que o antecessor o usuário tinha que tomar nota dos dados manualmente, pudesse fazer a programação e realizar teste de maneira mais simples tanto no local do ensaio ou à distância. Com isso foi montado uma equipe para o desenvolvimento do novo cronômetro, os trabalhos foram divididos basicamente em três partes, sendo elas: software, hardware e documentação. Este trabalho foca o desenvolvimento do hardware, ou seja, a parte do projeto da eletrônica do cronômetro e as placas de circuito impresso. Também está incluso neste trabalho programa em VHDL ((VHSIC Hardware Description Language) VHSIC (Very High Speed Integrated Circuit)) que foi desenvolvido para o funcionamento do cronômetro, mas não será discutido a fundo, pois não atuei diretamente nele, e o programa para uso em computador externo não está abrangido neste trabalho, pois foi desenvolvido fora de nosso laboratório de trabalho. Como tínhamos a mão kit s de desenvolvimento de FPGA (Field-Programmable Gate Array), partimos para usa-lo no desenvolvimento deste projeto, pois era uma forma de aplicarmos e aprimorarmos nosso conhecimento nesta ferramenta que há pouco tempo tinha sido adquirido pela ASD. E devido a este projeto não ter disponível verba para a fabricação do novo cronômetro por completo, construímos apenas um protótipo funcional com apenas 4 canais de medição de tempo, desenvolvido no próprio kit do fabricante do FPGA, porém o programa em VHDL contempla todos os 24 canais tal qual o antigo cronômetro.

12 6 2 MATERIAIS Os principais materiais utilizados para o desenvolvimento do cronômetro foram os seguintes: Kit de desenvolvimento para FPGA Xilinx, comparador de tensão de alta velocidade LT1719 e componentes eletrônicos auxiliares para desenvolvimento dos circuitos eletrônicos do cronômetro. 2.1 FPGA Field-Programmable Gate Array FPGAs são circuitos programáveis compostos por um conjunto de células lógicas ou blocos lógicos alocados em forma de uma matriz. Em algumas arquiteturas, os blocos lógicos possuem recursos sequenciais tais como flip-flops e/ou registradores. Cada fabricante nomeia seu bloco lógico, podendo haver mais de um nome para um mesmo fabricante. Em geral, a funcionalidade destes blocos assim como seu roteamento são configuráveis via software. Os FPGAs além de proporcionar um ambiente de trabalho simplificado e de baixo custo, possibilita operar com um número ilimitado de circuitos através da configuração do próprio dispositivo. [3][2] A estrutura básica de um FPGA pode variar de fabricante para fabricante, de família para família ou até em uma mesma família pode existir variações, mas alguns elementos fundamentais são mantidos. Pode-se destacar três elementos fundamentais em um FPGA: CLB (Configurable Logic Block): bloco lógico configurável, unidade lógica de um FPGA. IOB (In/Out Block): bloco de entrada e saída, localizado na periferia dos FPGAs, são responsáveis pela interface com o ambiente. SB (Switch Box): caixa de conexão, responsável pela interconexão entre os CLBs, através dos canais de roteamento. A implementação de circuitos digitais complexos era uma tecnologia dominada apenas por grandes empresas ou universidades de renome internacional. Com o avanço da tecnologia surgiram os FPGAs. Esta tecnologia inovadora está viabilizando a construção e prototipação de circuitos digitais complexos sem a necessidade de muitos recursos computacionais e financeiros. A possibilidade de implementar um circuito digital em um ambiente simplificado e de baixo custo está popularizando cada vez mais esta tecnologia. Atualmente pode-se descrever um circuito digital para FPGA utilizando a linguagem VHDL. [3][1]

13 Histórico FPGA Na segunda metade do século XX a eletrônica começa a se destacar e influenciar na área industrial, na comunicação, no entretenimento, na medicina, na tecnologia espacial, entre outras áreas. Surgem aparelhos de comunicação, de controle, utilitários domésticos e etc. As grandes evoluções na eletrônica que possibilitaram esses avanços tecnológicos podem ser destacadas como: A invenção da válvula no início da década de 40. A válvula é um componente que trabalha com tensões elétricas relativamente altas. Era comum alguma válvula queimar com pouco tempo de funcionamento. O transistor criado em 1947, veio para substituir as válvulas, um componente baseado na tecnologia de semicondutores, elementos com propriedades físicas especiais, tal como o germânio e o silício. O transistor é considerado um componente de estado sólido" e possui a grande vantagem de não se aquecer como as válvulas, além de ser fisicamente menor. Gradativamente as válvulas passaram a ser substituídas por transistores, fazendo com que a maioria dos equipamentos eletrônicos passasse a ocupar um menor espaço físico, tivesse uma maior confiabilidade e eficiência. Em 1961 surge o primeiro circuito integrado disponível comercialmente, com a junção de vários transistores em um só componente, colocando um circuito relativamente grande dentro de uma só pastilha de silício. Fatores como mercado de eletro-eletrônicos em contínua expansão, consumidor mais exigente, empresas que buscam tecnologias capazes de aumentar a produção e a qualidade, diminuindo o tempo e custo final do produto, globalização e muitos outros, estão mudando o cenário dos ambientes de projetos de sistemas digitais e o perfil dos profissionais que trabalham nesta área. Originalmente existiam projetistas de hardware ou de software, separadamente. Hoje os modernos projetistas de sistemas computacionais dedicados devem possuir conhecimentos multidisciplinares, de arquitetura de computadores a desempenho de algoritmos de processamento digital de sinais. A computação reconfigurável introduziu novos paradigmas aos modelos computacionais atuais, tanto em nível de software quanto de hardware. Em muitos sistemas digitais, como ambientes de tempo real, os processadores de propósito geral não têm um desempenho satisfatório. Alguns recursos alternativos como processador digital de sinal (DSP) e processadores de aplicação especifica (DEP), melhoram a performance e desempenho destes sistemas.

14 8 Uma tecnologia relativamente nova é a implementação de circuitos de aplicações especificas em FPGAs. O rápido desenvolvimento da tecnologia ligada a dispositivos de lógica programável em nível de velocidade e capacidade, permite aos projetistas implementar circuitos e arquiteturas cada vez mais complexas. Sabendo que a maioria desses circuitos são reprogramáveis, sua primeira aplicação seria em projetos de prototipagem, economizando consideravelmente tempo e custo, devido à agilidade e facilidade em todo o processo de desenvolvimento, simulação e teste. Dentre as vantagens da rápida realização de protótipos de sistemas computacionais, para aplicações dedicadas, usando tecnologia de circuitos programáveis, destacam-se: Menor tempo para chegada do produto ao mercado consumidor, pela detecção antecipada de problemas quanto ao hardware do sistema; Maior confiabilidade do sistema, item chave para desenvolvimento de sistemas de tempo real ou biomédico; Possibilidade de desenvolvimento conjunto de hardware e software, sem interdependências, de modo a diminuir o tempo com que o produto final chega à linha de produção Áreas de aplicações com FPGAS Tratando-se de FPGAs, um circuito flexível e poderoso, é difícil e injusto definir uma lista das áreas de aplicações, pois é uma tecnologia relativamente recente, onde a cada dia novas aplicações são implementadas. Porém, pode-se definir as áreas mais comuns de aplicações, citadas a seguir: Transportes: Sistemas de estradas de ferro. Industrial: Equipamentos de teste e medidas, equipamentos médicos, controle remoto, robótica, emulador ASIC (Application-Specific Integrated Circuit) e sistemas de visão. Comunicação de Dados: Multiplexadores, roteadores, vídeo conferência, criptografia, modems, compressão de dados, LANs, HUBs, FDDI e Wireless LANs. Telecomunicação: Interfaces SONET, interfaces de fibras ópticas, ATM, interfaces ISDN, controlador de voic , multiplexadores T1 e compressão de dados. Militar: Sistemas de computadores, comunicação e controle de fogo. Computadores: Interfaces de memória, controladores DMA, controladores de cache, co-processadores SSP, multimídia e gráficos.

15 9 Periféricos: Controladores de disco, controladores de vídeo, FAX, máquinas de caixa, modems, sistemas POS, cartões de aquisição de dados, terminais, impressoras, scanners e copiadoras. Uma área de aplicação que vem se destacando é a de processadores embarcados, onde um processador é integrado a um sistema maior com objetivo de auxiliar no controle e execução de tarefas. 2.2 VHDL - VHSIC Hardware Description Language VHDL é uma linguagem de descrição de hardware de alta performance e flexível utilizada na industria e para fins acadêmicos. Esta linguagem é um padrão para descrição de hardware adotado pela tecnologia FPGA. É uma linguagem padronizada para descrever componentes digitais, permitindo a transferência de componentes ou projetos para qualquer tecnologia em construção de hardware existente ou que ainda será desenvolvida. Sua estrutura tem forte influência da linguagem ADA, linguagem encomendada para ser padrão no desenvolvimento de software. [3] Diferente da linguagem ADA, que não teve sucesso devido a sua complexidade, a linguagem VHDL firmou-se como um padrão internacional. Toda ferramenta comercial de síntese de circuitos aceita ao menos um subconjunto do VHDL. A linguagem VHDL oferece uma rica variedade de construções que permitem modelar o hardware em um elevado nível de abstração. A importância da utilização de linguagens de descrição de hardware manifesta-se em diversos aspectos do projeto: Documentação do sistema: a própria descrição do sistema já é uma forma de documentação para os projetistas em VHDL. Simulação em diversos níveis: desde a sua especificação funcional e temporal o circuito pode ser simulado para verificar seu correto funcionamento. Simulações mistas podem ser feitas com blocos estruturais e comportamentais. Simplifica a migração tecnológica: o sistema pode ser facilmente re-sintetizado em outras tecnologias, desde que se disponha das ferramentas de baixo nível correspondentes. Reutilização de recursos: a construção de bibliotecas de módulos na linguagem permite reutilizar parte de projetos já realizados. Um centro de projetos pode desenvolver bibliotecas específicas para sua própria área de aplicação. Apesar de amplamente utilizada na descrição e síntese de sistemas digitais, a linguagem VHDL foi primariamente definida com objetivos de simulação. Estes objetivos são muitas vezes, conflitantes, e esta linguagem vem sofrendo contínuas alterações visando uma melhor

16 10 adaptação aos propósitos gerais em que vem sendo utilizada. Alguns autores tentam utilizar VHDL como a única ferramenta para descrição do sistema e de seu ambiente, aproveitando-se da riqueza da linguagem e extrapolando suas limitações quanto à síntese de alto nível Histórico da linguagem VHDL A linguagem VHDL deve seu desenvolvimento à necessidade de uma ferramenta de projeto e documentação padrão para o projeto VHSIC Very High Speed Integrated Circuit, do Departamento de Defesa dos Estados Unidos da América. No ano de 1981, esse departamento patrocinou um encontro de especialistas para discutir os métodos para descrição de circuitos. Em 1983, o Departamento de defesa definiu os requisitos de uma linguagem de descrição de circuitos padrão. Ainda nesse mesmo ano, foi concedido as firmas IBM, Texas e Intermetrics um contrato para desenvolvimento da linguagem e ferramentas. A padronização da linguagem pelo IEEE Institute of Electrical and Electronic Engineer, teve como base a versão 7.2. O processo foi auxiliado pela empresa CLSI, contratada por um laboratório da Força Aérea dos Estados Unidos, em No ano de 1987, após revisões propostas por acadêmicos e representantes de indústrias e do governo dos Estados Unidos, surgiu o padrão IEEE [1] Em 1993 uma nova versão da linguagem, denominada IEEE , foi aprovada pelo IEEE. As alterações introduzidas nessa nova versão não acrescentam características significativas para a síntese de circuitos. As diferenças marcantes entre as versões estão relacionadas ao tratamento de arquivos. O F22, aeronave de tática de combate avançada, foi um dos primeiros projetos a ter todos os subsistemas eletrônicos descritos em VHDL. O sucesso do projeto ajudou a estabelecer esta linguagem. Assim, o VHDL torna-se um padrão industrial. [3] Em 1996, as ferramentas de simulação e de síntese foram incorporadas pelo padrão IEEE Isso permitiu a utilização desta versão padronizada em metodologias de projetos top-down. O pacote de ferramentas de síntese para linguagem VHDL torna-se parte do padrão IEEE 1076, especificamente o pacote Isto melhorou consideravelmente a portabilidade dos projetos entre diferentes ferramentas de síntese. No padrão IEEE (VITAL) foram agregados modelos ASIC e bibliotecas para FPGA em VHDL. Em dezembro de 1997 foi publicado o manual de referência da linguagem VHDL.

17 Vantagens em utilizar a linguagem VHDL O surgimento desta linguagem se fez necessário devido ao rápido avanço tecnológico alcançado pelas indústrias de circuito integrado, tendo como ápice da tecnologia de alta velocidade VHSIC (Very High Speed Integrated Circuits) o que permitia uma maior integração e consequentemente uma maior complexidade de circuitos contido em uma mesma pastilha. [3] Algumas vantagens em utilizar VHDL, são: Redução do tempo/custo de desenvolvimento. Maior nível de abstração. Projetos independentes da tecnologia. Facilidade de atualização dos projetos. Grande número de usuários (internacional). 2.3 Comparador de tensão LT1719 Para aquisição dos sinais dos sensores foram utilizados circuitos comparadores de tensão, um circuito comparador aceita como entrada tensões lineares e produz uma saída digital que indica quando a entrada é maior ou menor do que uma segunda entrada. Assim mantendo uma tensão de referência em uma entrada do comparador verificamos a sua saída e quando houver mudança de estado digital, sabemos que houve o acionamento do sensor ligado a este comparador. [4] O comparador operacional deverá ter uma razão de resposta elevada, se for usado para comutação.[5] Como o cronômetro tem que medir tempos muito pequenos, na ordem de 1µs, escolhemos utilizar o comparador LT1719, pois ele tem um tempo de resposta rápido, sendo aproximadamente 2,3ns o tempo de resposta para mudança de estado lógico tanto de 1 para 0 quanto de 0 para 1. E outro fator que nos fez optar por utilizar este comparador foi o fato de podermos definir o nível de tensão de saída para estado lógico 1, pois assim não precisamos de circuitos auxiliares para regular a tensão ao nível aceito nas entradas do FPGA.

18 12 3 DESENVOLVIMENTO Como primeiro passo para o desenvolvimento do novo cronômetro foram definidas as especificações e requisitos de funcionamento, onde foram definidas suas novas características, funções e capacidades do equipamento. Estas especificações foram escritas baseando-se na versão anterior do cronômetro, aonde vimos suas características e acrescentamos melhorias que visamos ser necessárias. As características de funcionamento do antigo cronômetro, tais como tipos de sensores, forma de alimentação elétrica e atender na faixa de tempo de medição do antigo eram necessários manter e junto com a equipe de engenheiros, técnicos da ASD e também operadores do antigo cronômetro, escrevemos uma série de requisitos e especificações mínimas que o novo cronômetro deveria atingir para substituir o antigo de forma aceitável. 3.1 Definições Para melhor compreensão das especificações segue a definição de alguns termos e nomes utilizados. O verbo dever, quando aplicado à definição de um requisito, torna o requisito mandatório. O verbo poder, quando aplicado à definição de um requisito, torna o requisito opcional. Canal: Conexão de entrada para a realização de uma medida. Escala: Graduação do instrumento de medição. Resolução: Menor intervalo de tempo mensurável pelo instrumento de medição. Sensores NA (Normal Aberto): Sensores com condição inicial de contato normalmente aberto que, ao atuar, passa para a condição de contato normalmente fechado. Sensores NF (Normal Fechado): Sensores com condição inicial de contato normalmente fechado que, ao atuar, passa para a condição de contato normalmente aberto. Aberto: Contato elétrico interrompido. Fechado: Contato elétrico em curto-circuito. IE: Sensores: Interface externa com os sensores.

19 13 IE: Operador: Interface externa com o usuário do instrumento. Consiste em elementos que possam servir de interface de entrada/saída para o sistema junto ao operador. IE: Computador: Interface externa com o computador e o software a ele associado. IE: Bateria: Interface externa com uma bateria de corrente contínua. IE: Rede Elétrica: Interface externa com a Rede Elétrica. RESET: Sinal de reinício do sistema. START: É o sinal que determina o início da contagem de tempo em um canal. STOP: É o sinal que determina o término da contagem de tempo em um canal. FAIL: Falha

20 Requisitos funcionais O cronômetro deverá possuir 24 canais de medição O cronômetro deverá possuir, para cada canal, entradas independentes para os sinais de START e STOP O cronômetro deverá operar nas escalas de tempo de milissegundos e de microssegundos O cronômetro deverá oferecer resolução máxima de 0,1 s para cada canal O cronômetro deverá ter faixa de medição de 0 à 10 segundos por canal Os resultados da leitura dos 24 canais deverão ser gravados em uma memória interna não volátil O cronômetro deverá possuir os seguintes modos de operação: Menu, Resultados, Autoteste, Medir, Config Sensores, Conectar O cronômetro poderá ainda possuir o modo Gravar O modo Menu deverá ser o modo inicial do sistema, quando energizado O modo Autoteste deverá verificar e informar ao usuário a condição de uso (OK/FAIL) da bateria externa O modo Autoteste poderá verificar e informar ao usuário a tensão da bateria externa O modo Autoteste deverá verificar e informar ao usuário a condição de uso (OK/FAIL) da memória interna O modo Autoteste deverá verificar e informar ao usuário a condição de uso (OK/FAIL) dos sensores conectados aos canais O modo Resultados deverá informar ao usuário o último valor medido em cada canal O modo Conectar deverá efetuar a transmissão das medidas exibidas no modo Resultados para um computador externo O modo Conectar poderá permitir que um computador externo atue remotamente nas configurações e comandos do cronômetro O modo Medir deverá possuir os seguintes submodos de operação: Comum e Independente O modo Medir poderá possuir o submodo de operação Sequencial O submodo Comum deverá garantir um único sinal de START para todos os canais e manter os sinais de STOP independentes para cada canal.

21 O submodo Independente deverá garantir sinais de START e STOP independentes para cada canal O submodo Sequencial deverá garantir que o sinal de STOP de um canal provoque o START do canal seguinte O modo Config Sensores deverá permitir que a detecção dos sinais START e STOP se deem através da ocorrência de uma transição positiva ( fechado para aberto ) ou negativa ( aberto para fechado ), de acordo com a configuração de START e STOP estabelecidas pelo usuário para cada canal. 3.3 Requisitos de interface IE: Sensores Os canais do cronômetro deverão possibilitar o uso de sensores NF e sensores NA Os canais de medição deverão estar mecanicamente e eletricamente adequados aos sensores já existentes na Divisão de Sistemas de Defesa O cronômetro deverá operar normalmente com os sensores conectados por cabo a até 50m de distância O cronômetro poderá operar com os sensores conectados via RF, seguindo estudos de segurança que direcionem quanto ao uso seguro de transceptores de RF associados à explosivos primários IE: Operador O cronômetro deverá possuir um LCD, que deverá permitir: Ao usuário a visualização das telas de menu de funções no modo Menu Ao operador a visualização das telas dos resultados indexados das medições por canal no modo Resultados Ao operador a visualização das telas dos resultados de teste no modo Autoteste Ao operador a visualização das telas de mensagens associadas ao modo Conectar Ao LCD deverá permitir ao operador a visualização das telas de mensagens associadas à configuração dos sinais de entrada no modo Config Sensores Ao operador a visualização das telas contendo os submodos do modo Medir O cronômetro deverá possuir indicação de overflow (estouro de escala de medição) via LCD.

22 O cronômetro deverá possuir um teclado de comando que deverá permitir: Ao operador atuar na seleção de um dos modos de operação do modo Menu Ao operador atuar na visualização indexada dos resultados das medições por canal no modo Resultados Ao operador atuar na seleção da visualização dos resultados de teste no modo Autoteste Ao operador atuar na configuração dos sinais de entrada no modo Config Sensores Ao operador atuar na seleção dos submodos associados ao modo Medir Ao operador atuar na configuração do modo Conectar O cronômetro deverá possuir uma chave geral Liga/Desliga O cronômetro deverá possuir um botão de RESET por Hardware O cronômetro deverá possuir um LED indicador de estado do instrumento (Pronto/Ocupado) IE: Computador O cronômetro deverá possuir uma porta de comunicação USART A porta de comunicação USART deverá seguir o padrão EIA485 ou EIA O cronômetro poderá possuir uma porta de comunicação USB O computador externo deverá possuir um software que efetue a leitura e o armazenamento dos dados seriais transmitidos O computador externo deverá possuir um software que permita o tratamento e a exibição dos dados recebidos e armazenados O computador externo poderá possuir um software que comande remotamente o cronômetro, executando as principais funcionalidades do instrumento IE: Rede Elétrica O cronômetro deverá possuir uma entrada para conexão à rede elétrica (AC) A rede elétrica deverá ser a fonte de alimentação elétrica primária para o cronômetro O cronômetro deverá operar nas tensões nominais de 220VAC/60 Hz e 127VAC/60Hz.

23 IE: Bateria O cronômetro deverá possuir uma entrada para conexão com uma bateria externa (DC) A bateria externa deverá ser uma das opções de fonte de alimentação elétrica para todo o sistema A bateria externa deverá permitir ao cronômetro uma autonomia mínima de uso de 3 horas ininterruptas. A bateria deverá ser facilmente inserida e retirada, sem a necessidade do uso de ferramentas Quando conectado à rede elétrica externa, o cronômetro poderá realizar a carga da bateria. 3.4 Requisitos de desempenho O cronômetro deverá ter um protótipo funcional desenvolvido unicamente para comprovação de suas funcionalidades em bancada de laboratório O cronômetro deverá atingir desempenho igual ou superior ao do cronômetro CRONO 24, da marca Solution, nas medições de laboratório.

24 18 4 HARDWARE E FIRMWARE Este item descreve a parte do projeto onde mais atuei que foi no caso a eletrônica do Cronômetro multicanal. Ela foi dividida em três placas eletrônicas para facilitar a fabricação e dividir as funcionalidades, e são elas: Placa de aquisição, placa IHM e Placa de processamento. Estas placas foram desenvolvidas utilizando como referência os esquemas elétricos do Kit de desenvolvimento para FPGA e os esquemas elétricos do cronômetro antigo, assim ganhando tempo em relação a projetar seguimentos da eletrônica que já foram desenvolvidos testados e que seriam os mesmo que iríamos utilizar. Como não contávamos com uma verba destinada a compra de material e aquisição de serviços como fabricação de todas as placas, foi fabricado apenas uma parte da placa de aquisição, a qual recebe o nome de placa de aquisição de bancada, onde a mesma possuía apenas quatro canais de medição, para que pudéssemos realizar os ensaios de bancada para testar se o firmware e o hardware atendiam as especificações, as placas de IHM e processamento foram simuladas pelo Kit de desenvolvimento em FPGA que possuíamos e de onde baseamos para criação do esquemas elétricos destas duas placas. As versões finais destas placas foram gerados apenas o esquema elétrico e feito o projeto das placas de circuito impresso via software de projetos de PCI, que no caso o utilizado foi o ORCAD. O Firmware do cronômetro foi elabora contemplando todos os 24 canais e feito sua validação via teste com placa de aquisição de bancada. 4.1 Hardware Placa de Aquisição Responsável por fazer a leitura dos sinais enviados pelo sensor e condicioná-los a níveis aceitáveis pela placa de processamento. Formada por vinte e quatro canais, sendo cada um composto por uma entrada de sinal START e uma entrada de sinal STOP, totalizando quarenta e oito entradas. Essas entradas são todas flexíveis a configurações normalmente aberto (NA) e normalmente fechado (NF). Cada uma dessas entradas é formada por um condicionador de sinal que compara dois níveis de tensão, colocando em sua saída um nível de tensão de (0 ou +3,3V), limitando-a nesse valor, pois é a tensão nominal de alimentação da placa FPGA.

25 19 A entrada do amplificador operacional compara o sinal de (+3,4V) com sinal proveniente do sensor, que está ligado a um resistor de pull-up à (+5V), conforme vemos na Figura1. Figura 1 Canal 6 da placa de aquisição Como precisávamos de um comparador de alta velocidade, tempo de resposta menor que 1µs, fizemos uma pesquisa entre diversas modelos de comparadores de diversos fabricantes e escolhemos o modelo LT1719CS8, pois ele tem um tempo resposta para subida Output Rise Time de 2.5 ns e tempo de descida Output Fall Time de 2.2 ns, além de ter um tempo de resposta muito rápido também podíamos pré estabelecer o nível de tensão em sua saída através de uma referência de tensão de saída, no seu pino 8, o Output Supply Voltage, assim já tendo o nível lógico 1 compatível com a tensão nominal do FPGA, que no caso é 3,3V. As características deste componente estão no Anexo 1. A placa possui uma alimentação de (+12V), que é a faixa aceitável para esta tensão de entrada, sendo regulada internamente para a tensão fixa de (+3,3V) e tensão de comparação ajustável nominalmente em (+3,4V), por meio de dois reguladores LM317 e para (+5V), através do regulador de tensão LM7805.

26 20 Possui também um conector IDC de 50 pinos para disponibilizar os sinais de START e de STOP, condicionados para a placa de processamento. Como conexão para os sensores, foi utilizado o conector coaxial BNC de 50 Ω. O projeto desta placa foi dividido em duas etapas: Na primeira etapa foi desenvolvida uma versão de bancada, com um número máximo de 4 canais para realizar os testes em laboratório. A segunda etapa consiste no projeto do circuito completo (versão completa), englobando os 24 canais. No Apêndice A, mostra o esquema elétrico da placa de dados aquisição de bancada. Além do circuito de interface, a placa possui três circuitos reguladores responsáveis em distribuir nela, as tensões de 3,4V, 3,3V e 5V. Esses reguladores fornecem uma potência de no máximo 1W cada, onde seu circuito foi calculado para não sobrecarregar seus respectivos reguladores, cujo consumo de corrente está em torno de 500 µa para cada Pull up de 5V, totalizando 4 ma e cada circuito integrado LT1719 consumindo 4.2 ma, num total de 33.6 ma. Fazendo o calculo de potência total fornecida para cada regulador, temos: Potência do Regulador (3,3V): P = (1) P = 0.111W Potência Regulador (5V): P = (2) P = 0.02W O regulador LM317 que fornece 3,4V, está conectado à entrada do LT1719, que possui uma alta impedância de entrada na ordem de megaohms. Dessa forma, não há sobrecarrega de potencia. A versão completa da placa de aquisição de dados, assim como na de bancada, possui além do circuito de interface com vinte e quatro canais, também mantém três reguladores responsáveis em distribuir nela, as tensões de 3,4V, 3,3V e 5V. Esses reguladores fornecem uma potência de no máximo 1W, cujo circuito foi calculado para não sobrecarregar seus respectivos reguladores, onde o consumo de corrente está em torno de 500 µa, para cada pullup de 5V, totalizando 24 ma e cada circuito integrado LT1719 consumindo 4.2 ma, num total de ma. Fazendo o calculo de potência total fornecida para cada regulador, temos: Potência Regulador (3,3V): P = (3) P = W

27 21 Potência Regulador (5V): P = (4) P = 0.12W O regulador LM317 que fornece 3,4V, está conectado à entrada do LT1719, que possui alta impedância de entrada, na ordem de megaohms. Com isso, não há sobrecarrega de potencia. dados. O Apêndice B, mostra o esquema elétrico da versão completa da placa de aquisição de Lista de materiais da placa é vista no Apêndice J. Os layouts destas placas devido a dificuldade de ser visto em versão impresso vão estar contemplados na versão em mídia eletrônica CD-ROM, a ser entregue junto com a versão final deste relatório Placa IHM É o periférico de entrada e saída, cuja função, além de exibir os menus de funcionalidade do cronômetro, mostra os resultados de tempo, correspondente ao tempo em que os sensores sofrem atuação em segundos; A placa IHM, é a parte do hardware que tem a função única e exclusivamente de periféricos de entrada e saída, para configuração e visualização de resultados e Status, respectivamente. Como entrada, foram utilizadas quatro chaves tácteis, de quatro terminais cada uma, com as seguintes funções específicas: Selecionar- Utilizada para entrar em Menu e inserir valores; Sair- Função de sair de um Menu ou submenu; Subir- Avançar um item; Descer- Retornar um item. Como saída, temos os seguintes componentes: Display LCD 16 linhas por 2 colunas: Tem a função de exibir ao operador local os modos de operação do cronômetro como, por exemplo, Configurações, Autoteste e Resultados, com os respectivos dados e itens relacionados. Possui também, três LED s de 5 mm para as seguintes indicações: Ligado: Utilizado para indicar que o cronômetro está ligado (Led vermelho);

28 22 Pronto: Indica que o cronômetro está pronto pra se comunicar via EIA-485 ou para fazer aquisição de dados vindas do sensor (Led verde); Ocupado: Indica que o cronômetro está transmitindo e recebendo dados com o computador externo (Led amarelo). Como esta placa possui basicamente só o display LCD como componente principal, para criação dela somente seguimos orientações do fabricante do display para definição das ligações nela contidas. No Apêndice C, temos o esquema elétrico da placa IHM. Lista de materiais da placa é vista no Apêndice K. Os layouts destas placas devido à dificuldade de ser visto em versão impresso vão estar contemplados na versão em mídia eletrônica CD-ROM, a ser entregue junto com a versão final deste relatório Placa de Processamento A placa de processamento tem a função de processar os sinais condicionados provenientes da placa de aquisição, realizando o cálculo do intervalo de tempo entre bordas externas dos sinais e enviando os resultados para o computador externo de comunicação remota. Grava também os dados na memória, disponibilizando para a placa IHM, quando solicitado. A placa de processamento é a parte do hardware que podemos considerar como cérebro do cronômetro, pois é nela que se efetua a leitura do sinal do sensor, condicionado pela placa de aquisição. Integrado a ela, existe um firmware desenvolvido em linguagem VHDL, que possui toda a lógica necessária para funcionamento do cronômetro e medição do tempo proveniente da placa de aquisição. O circuito empregado no desenvolvimento dessa placa foi baseado no kit XILINX Spartan3AN, pois é através dessa plataforma que será desenvolvido e gravado o firmware que proporcionará toda a funcionalidade e lógica ao cronômetro, assim sendo grande parte do esquema elétrico foi levantado do kit de desenvolvimento, retirando circuitos extras que o kit oferece e deixando somente as partes do circuito elétrico que nos era necessário, assim não necessitando especificar e projetar estes circuitos e componentes. A placa é dividida em cinco partes distintas, cada uma com uma determinada finalidade. São elas: Memória de Dados, Bloco FPGA, Bloco de Programação JTAG, Comunicação Serial e Reguladores de Tensão.

29 Memória de Dados Memória utilizada exclusivamente para armazenar os dados referentes aos resultados de tempo medidos pelo cronômetro. A memória utilizada para este fim é a AT45DB161D, não volátil, Dataflash, 16MB da Atmel. No Apêndice D, temos o esquemático equivalente dessa memória Bloco FPGA Esse bloco pode ser considerado a parte central da placa, pois nela está contida a FPGA XC3S700A/AN-4FGG484C onde estará todo o firmware embarcado, responsável pela lógica e processamento dos sinais oriundos dos sensores e também pela medição e geração dos valores de temporização. Nela, estão contidos, dois conectores: o conector J42 (Aquisição), que é responsável pela recepção dos sinais provenientes da placa de aquisição, e outro conector J43 (Display), que faz a interface para o envio de informações para a placa IHM, referente aos sinais do LCD, dos LED s de indicação de estado ligado, ocupado e pronto e também dos botões localizados nessa mesma placa. No Apêndice E, mostra o esquema elétrico equivalente desse bloco Bloco de Programação JTAG Este bloco tem a função de gravar o firmware desenvolvido pelo usuário na placa FPGA. Os dados são transferidos do PC através de uma porta de comunicação JTAG no conector J1 (JTAG HEADER). Quando se transfere o programa do PC para gravação, o mesmo é armazenado em uma memória sólida, tipo PROM, antes de ser transferida para a FPGA, através de um botão de habilitação SW1, que se pressionado, inicia a transmissão dos dados dessa memória para a FPGA. No Apêndice F, mostra o esquema elétrico desse bloco, responsável pela programação da FPGA Comunicação Serial Esta parte da placa é responsável pela comunicação entre o cronômetro e o computador externo. Este bloco de comunicação serial está dividido em duas partes. A primeira parte é formada por um elemento conversor de sinais de comunicação Single-ended do tipo EIA-232, composta por um circuito integrado ICL 3232E, cuja função é converter o protocolo mencionado, em um nível de tensão compatível com o máximo aceitável pela FPGA (3.3V). A segunda parte é formada por um tipo de sinal elétrico chamado par diferencial, do tipo EIA-485 e que possui um circuito integrado responsável pela conversão de nível dessa

30 24 especificação em low voltage, tornando o nível de tensão dos dados compatível com os limites máximos tensão aceito pela FPGA. No Apêndice G, mostra o circuito que representa a parte da comunicação serial do cronômetro Reguladores de tensão Esta parte é responsável pela alimentação e regulação de tensão que serão distribuídas para as outras partes do cronômetro. Este recebe externamente os +12V, que alimentam a entradas desses reguladores. Basicamente é formada por um regulador chaveado tipo inductorless, part number ADP3367, step down, com supervisão de nível de tensão ajustável, usado para indicar o nível da bateria quando estiver abaixo do nível pré-ajustado pelo projeto. Possui regulagem para +5V em sua saída, que alimentará a entrado do regulador chaveado LP3906SQ, tipo Buck de múltiplas saídas, fornecendo as tensões de +0V9, +1V2, +1V8, +3V3 e com capacidade de corrente igual a 1,5 A. No Apêndice H, mostra o esquemático do bloco regulador de voltagem. Lista de materiais da placa é vista no Apêndice L. Os layouts destas placas devido a dificuldade de ser visto em versão impresso vão estar contemplados na versão em mídia eletrônica CD-ROM, a ser entregue junto com a versão final deste relatório Jiga de testes. Para que fossem realizados os testes de bancada do cronometro foi desenvolvido uma Jiga de testes para simular o acionamento dos sensores utilizados nos ensaios de aquisição de tempo da ASD. A Jiga de Testes foi desenvolvida e implementada para simular o comportamento de oito sensores, cujas saídas mudam de estado (NA para NF ou NF para NA), conforme configurado na mesma. A Jiga foi elaborada utilizando um registrador de deslocamento, que movimenta um bit em suas saídas a cada pulso de clock, provocando o acionamento, a cada ciclo, de uma saída da Jiga e, assim, simulando o sensor. A frequência do gerador de sinais define o intervalo de tempo entre o fechamento/abertura de uma saída e o fechamento/abertura da saída imediatamente anterior. O sinal de START é dado pela chave START/RESET. Os canais da Jiga de Testes são acionados assim que disparado o START, sendo seus períodos de acionamento dependes da frequência do sinal de clock que é aplicado no conector CON2 (Clock). O clock de entrada

31 25 deve ser um sinal periódico de onda quadrada, com amplitude de 0V a +5V de pico. Esses canais também são flexíveis e configurados como NA ou NF, através das chaves S1 até S8. Na sequência, o sinal vindo do shift register SN74164N passa por um circuito inversor, utilizado para condicionar os sensores como NA ou NF, formado pelo circuito integrado DM74S04N. Em seguida, têm-se a chave de seleção de tipo de sensor (NA ou NF). Por último, o bloco inversor novamente, que este tem a função de isolar (buffer) os sinais antes de serem disponibilizados na saída através dos conectores BARRAMENTO A e BARRAMENTO B. A alimentação da placa é de +12V, sendo que há um regulador de +5V (LM7805 pois este atendia os requisitos mínimos do projeto e era o componente existente em estoque no laboratório) para a alimentação do shift register e dos outros circuitos integrados lógicos. O Apêndice I mostra o esquema elétrico da Jiga de teste. Os layouts destas placas devido a dificuldade de ser visto em versão impresso vão estar contemplados na versão em mídia eletrônica CD-ROM, a ser entregue junto com a versão final deste relatório. 4.2 Firmware O firmware desenvolvido é uma descrição lógica de circuito implementado em linguagem VHDL através do software XILINX ISE Design Suite. Essa descrição gerada é carregada em uma FPGA a fim de criar uma lógica de funcionamento para o cronômetro. O firmware desenvolvido possui os IOs de acordo com disponibilidade e alocação da placa do Spartan-3A/3AN FPGA Starter Kit Board, com 24 canais distribuídos nos conectores de saída e todas as outras funcionalidades como teclado, LCD, leds, comunicação serial com CExt e leitura do status da tensão da bateria. O desenvolvimento do firmware foi a parte deste trabalho na qual menos atuei devido ao pouco conhecimento que tenho em programação VHDL, mas me mantive sempre a par dos acontecimentos e dificuldades encontrados pelos desenvolvedores desta etapa do projeto Plataforma de desenvolvimento A plataforma de desenvolvimento utilizada foi XILINX ISE Design Suite, release version , application version j. 36.

32 Arquitetura O firmware do cronômetro foi desenvolvido de modo a atender os requisitos de funcionamento do cronômetro. Basicamente, o firmware segue o diagrama de submodos ilustrado na Figura 2. Figura 2 Diagrama de submodos do cronômetro, OL (operador local) e OR (operador remoto) Para descrever tal funcionamento, foram desenvolvidos os seguintes códigos fonte em linguagem VHDL: CED_24_CANAIS.VHD; CRONOMETRO_24_CANAIS.VHD; CONTADOR_DE_TEMPO.VHD; GERADOR_DE_TELAS.VHD; ESCRITA_TELA_NO_LCD.VHD; ESCRITA_DE_CARACTER_NO_LCD.VHD; INTEGER_TO_STRING.VHD; TECLADO_DEBOUNCING.VHD; SPI_FLASH.VHD; UART_CED.VHD; TX.VHD; RX.VHD; e CED_24_CANAIS.UCF.

33 Descrição dos Códigos Fonte CED_24_CANAIS.VHD É a descrição de circuito principal, no Apêndice Q, designado como módulo Topo, onde estão declarados os components utilizados por esta descrição e os IOs utilizados. Nesta descrição, são também implementadas duas memórias do tipo RAM, internas à FPGA, denominadas Block RAM. Estas Block RAMs foram organizadas como 2Kx9, sendo 8 bits de dados mais 1 bit de paridade opcional, totalizando 18Kbits para armazenamento de dados, e dual port, o que permite o acesso à memória de dois components diferentes. Estas memórias RAM têm como principal função a comunicação entre os components dos dados de configuração, resultados de tempo e dados de comunicação com o CExt de todos os canais. O bloco de memória nomeado U1 armazena os dados de número de série do cronômetro, valor de período do oscilador, número do último ensaio realizado e resultados de um único ensaio já realizado com a mesma organização dos dados de um ensaio contido na memória flash, conforme Tabela 1. Este bloco de memória RAM é utilizado basicamente para ler ou escrever os dados de um ensaio na memória flash. Tabela 1 Conteúdo do bloco de memória RAM U1 Endereço Tamanho Descrição 000h 32 bits Número do último ensaio realizado 004h 32 bits Número de série do cronômetro 008h 32 bits Período do oscilador 400h 8 bits Configuração do ensaio 401h 32 bits Número do ensaio 405h 32 bits Período do oscilador do ensaio 409h 16 bits Configuração do canal 1 no ensaio 40Bh 32 bits Resultado do canal 1 no ensaio Configuração e resultado dos canais de 2 a h 16 bits Configuração do canal 24 no ensaio 495h 32 bits Resultado do canal 24 no ensaio O bloco de memória nomeado U2 armazena os dados de número de série do cronômetro, valor de período do oscilador, número do último ensaio realizado, resultados de um ensaio já realizado e todos os dados enviados pelo CExt, conforme Tabela 2. Este bloco de memória RAM é utilizado basicamente para interface de dados com o CExt.

34 28 Tabela 2 Conteúdo do bloco de memória RAM U2 Endereço Tamanho Descrição 000h N bits Armazena todos os dados enviados pelo CExt 100h 8 bits Configuração do ensaio 101h 32 bits Número do ensaio 105h 32 bits Período do oscilador do ensaio 109h 16 bits Configuração do canal 1 no ensaio 10Bh 32 bits Resultado do canal 1 no ensaio Configuração e resultado dos canais de 2 a h 16 bits Configuração do canal 24 no ensaio 195h 32 bits Resultado do canal 24 no ensaio 400h 32 bits Número do último ensaio realizado 404h 32 bits Número de série do cronômetro 408h 32 bits Período do oscilador O diagrama de submodos do cronômetro, Figura 2, é, de forma geral, implementado nesta descrição em formato de máquina de estados, dividindo-se nos submodos início, menu, resultados, configurações, autoteste, medir e conectado. INÍCIO Toda vez que o circuito é energizado, é o primeiro submodo a ser executado, com a posição 0 da máquina de estados. Responsável por: configurar o cronômetro para modo comum; desativar todos os canais; enviar o comando de inicialização da memória flash; e copiar os dados de SN, período do oscilador e número do último ensaio realizado da memória flash para a memória RAM. Após estes eventos, o cronômetro realiza o autoteste através do submodo autoteste. MENU Este submodo executa os comandos de seleção de submodo, através do uso do teclado e visualização no LCD,enviados pelo operador local. RESULTADOS Este submodo é responsável por ler os dados de um ensaio realizado e mostrar no LCD ou enviar ao CExt. Primeiramente, é lido o número do último ensaio realizado da memória RAM U1 e o índice de ensaio da memória RAM U2. Se o cronômetro for operado remotamente pelo CExt, o número do ensaio a ser lido na memória flash é a diferença entre o número do último ensaio realizado e o valor do índice de ensaio enviado pelo CExt. Se o cronômetro for operado

35 29 localmente pelo OL, o número do ensaio a ser lido na memória flash é selecionado pelo OL através do teclado. Com o número do ensaio a ser lido, é enviado o comando de leitura dos dados do ensaio na memória flash, que são copiados para as memórias RAM. Se operado remotamente, habilita o envio dos dados ao CExt. Se operado localmente, é verificado o número do ensaio a ser lido com o número do ensaio lido na memória flash e, validados os dados, os resultados do ensaio são enviados ao LCD por canal de medição, sendo comandada via teclado a visualização do resultado da medição do próximo canal, do canal anterior ou ainda a saída do submodo resultados. CONFIGURAÇÕES Este submodo é responsável por configurar o cronômetro para o próximo ensaio a ser realizado. Sempre que realizada uma configuração, o cronômetro passa ao submodo autoteste. Através do teclado, é selecionado o modo de operação do cronômetro em Comum, Sequencial ou Independente. Após isso, são configurados os canais de forma sequencial crescente, do canal 1 até o canal 24. Cada canal é definido como ativado ou desativado, sendo os canais ativados também configurados quanto ao tipo de sensor, NA ou NF. Os dados de configuração são armazenados em sinais de 24 bits, sendo o bit mais significativo referente ao canal 24 e o bit menos significativo referente ao canal 1 do cronômetro. O sinal CANAL_ATIVADO contém a configuração dos canais como 0 para canal desativado e 1 para canal ativado. Os sinais CONFIG_START e CONFIG_STOP contém a configuração dos canais como 0 para sensor NA e 1 para sensor NF. AUTOTESTE Este submodo é responsável pelo teste de nível de bateria, memória flash e teste de configuração dos sensores. O teste de bateria é realizado monitorando o nível lógico, fornecido por hardware, que representa a condição atual da bateria. Se o sinal FALHA_BATERIA for 1, o cronômetro informa ao operador a condição de falha de bateria e impossibilita a entrada no submodo medir. O teste de memória flash é realizado enviando o comando Manufacturer and Device ID information, para o qual a memória deve responder 0x1F26, dado que representa o número do seu fabricante, modelo e tamanho da flash. Se não houver resposta ou se a resposta