Eletrônica Digital. Prof. Gilson Yukio Sato sato[at]utfpr[dot]edu[dot]br

Transcrição

1 Eletrônica Digital Prof. Gilson Yukio ato sato[at]utfpr[dot]edu[dot]br

2 egistradores Prof. Gilson Yukio ato sato[at]utfpr[dot]edu[dot]br

3 egistradores O termo registrador geralmente se refere a um conjunto de FFs Ele pode ser chamado também de registro A entrada e a saída de dados podem ser em série ou em paralelo Alguns dispositivos comerciais podem ter os dois tipos de entrada/saída

4 egistradores série/série Entrada de dados em série e saída de dados em série hift register / registrador de deslocamento O deslocamento de dados pode ser para esquerda ou para a direita Alguns dispositivos comerciais podem fazer deslocamentos nos dois sentidos

5 egistrador de deslocamento EIAL CLK Q PEET CLEA egistrador de deslocamento para direita

6 egistrador de deslocamento EIAL CLK PEET CLEA 1 0 Q upondo que CLEA = 0 e o PEET =1, todos FFs vão para 0

7 egistrador de deslocamento EIAL CLK PEET CLEA 1 Q Consideramos CLEA =PEET =1 e fazemos EIAL = 1. No próximo clock (borda de subida), FF1 armazenará o 1 da entrada EIAL, o FF2 armazenará o 0 na sua entrada que vem da saída do FF1 e assim por diante

8 egistrador de deslocamento EIAL CLK PEET CLEA 0 Q FF1 FF2 FF3 FF4 Depois do clock, EIAL vai a 0 novamente. No próximo clock, esse 0 será armazenado no FF1, o 1 na saída do FF1 (e entrada do FF2) será armazenado no FF2, o 0 na saída do FF2 será armazenado no FF3 e assim por diante

9 egistrador de deslocamento EIAL CLK PEET CLEA 0 Q FF1 FF2 FF3 FF4 Depois do clock, EIAL continua em 0. No próximo clock, o 1 na saída do FF2 (e entrada do FF3) será armazenado no FF3, os 0 s também se deslocam

10 egistrador de deslocamento EIAL CLK PEET CLEA 0 Q FF1 FF2 FF3 FF4 Depois do clock, EIAL continua em 0. No próximo clock, o 1 na saída do FF3 (e entrada do FF4) será armazenado no FF4, os 0 s também se deslocam

11 egistrador de deslocamento EIAL CLK PEET CLEA 0 Q FF1 FF2 FF3 FF4 Depois do clock, EIAL continua em 0. No próximo clock, todos FFs voltam a armazenar 0

12 egistrador de deslocamento EIAL CLK PEET CLEA Q FF1 FF2 FF3 FF4 O 1 foi deslocado ao longo do registrador

13 egistrador de deslocamento EIAL = 0 CLK FF1 FF2 FF3 FF

14 egistr ador de desloca mento (Tocci et al., 2007)

15 Exercício CLK PEET CLEA Complete o desenho de forma que o circuito se torne um registrador de deslocamento para esquerda

16 egistrador paralelo/paralelo D0 Q0 Entrada de dados em paralelo, saída de dados em paralelo CLK D1 D2 D3 Q1 Q2 Q3 PEET CLEA

17 egistrador paralelo/ paralelo D0 0 Q0 upondo que CLEA = 0 e o PEET =1, todos FFs vão para 0 D1 D2 0 0 Q1 Q2 CLK PEET CLEA D Q3

18 egistrador paralelo/ paralelo D0 1 1 Q0 Fazendo D0=D2=1 e D1=D3=0 e aplicando uma borda de subida no clock teremos Q0=Q2=1 e Q1=Q3=0 CLK PEET CLEA D1 D2 D Q1 Q2 Q3

19 egistrador série/paralelo Q0 Q1 Q2 Q3 & & & & OE EIAL CLK PEET CLEA Quando OE=1 (Output Enable) a saída fica disponível

20 egistrador paralelo/série D1 D2 D3 L/ & 1 & & 1 & & 1 & CLK PEET CLEA D0 Q Quando L/=1 (LOAD) os dados D0 a D3 serão carregados nos FFs no próximo clock. Quando L/=0 o circuito opera como um registrador de deslocamento para direita

21 74xxx174 egistrador Paralelo/Paralelo (Tocci et al., 2007) CP Clock M Master eset D0 a D5 Entradas Q0 a Q5 aídas

22 74xxx174 (Tocci et al., 2007) (Philips)

23 Exercício Projete um registrador de deslocamento usando um (Philips)

24 74HC/HCT374 8 FFs D (entradas marcadas com ) Clock sensível à borda de subida () - aídas tri-state As saídas ficam ativas quando a entrada EN é 0. Caso contrário ficam em tri-state (Philips)

25 74HC/HCT373 8 latches transparentes (entradas marcadas com ) Clock sensível ao nível alto () Em 1 o latch fica transparente - aídas tri-state As saídas ficam ativas quando a entrada EN é 0. Caso contrário ficam em trisatate (Philips)

26 Tri-tate Também chamada terceiro estado ou alta impedância Quando a saída está em tri-state, ela não apresente nem 1 nem 0. Ela fica no terceiro estado ou em alta impedância As saídas tri-state são controladas por uma entrada de controle (OE output enable ou EN enable)

27 Princípio de Funcionamento (Tocci et al., 2007)

28 Buffers Tri-tate (Tocci et al., 2007)

29 74H25/126 (G)

30 (Tocci et al., 2007) Aplicação Tri-state

31 74xxx166 egistrador Paralelo/érie (Tocci et al., 2007)

32 74xxx166 CL Clear ativo em nível baixo H/LD Em 1 desloca dados, em 0 carrega dados das entradas a...h E Entrada serial de dados CLK Clock borda de subida CLK INH Habilita o clock (Tocci et al., 2007)

33 74H66 G 8 hift egister de 8 bits /2 - Clock para carga paralela e para deslocamento para direita M2 Modo de deslocamento (1), Modo carga (0) eset ativo em 0 (Philips)

34 74H65 G 8 hift egister de 8 bits C3 - Clock para deslocamento para direita G1/C2 Habilita deslocamento 1 e realiza carga paralela em 0 A carga paralela é assíncrona (Philips)

35 74xxx164 egistrador érie/paralelo (Tocci et al., 2007) hift egister de 8 bits CP - Clock para deslocamento para direita M eset ativo em 0 A e B são as entradas série

36 74H64 G 8 hift egister de 8 bits / - Clock para deslocamento para direita eset ativo em 0 Pinos 1 e 2 são as entradas (Philips)

37 Exercício Dado o seguinte circuito, suponha que ele está inicialmente resetado (Q0 a Q7 = 0), que A=B=1 e que CP recebe o clock. Qual é a TV desse circuito? (Tocci et al., 2007)

38 74xxx194 egistrador Universal G 4 hift egister de 4 bits M0... M3 Define 4 modos: Modo 0: sem operação Modo 1: deslocamento para direita Modo 2: deslocamento para esquerda Modo 3: carga paralela C4/1 /2 - Clock para deslocamento para direita e esquerda e carga paralela eset ativo em 0 (Philips)

39 Exercício (Tocci et al., 2007)

40 Exercício Dado o circuito do slide anterior, suponha que o EET (M ) é ativado no início da operação. Com todos dispositivos resetados, aplique nas entradas (I5 a I0) a combinação Com quantos pulsos de clock essa entrada chega em X5 a X0? E em Z5 a Z0?

41 Exercício Considerando que as formas de onda abaixo são aplicadas em um 74H74, desenhe as formas de onda faltantes. (Tocci et al., 2007)

42 Exercício Dado o circuito ao lado e as formas de onda abaixo, desenhe a forma de onda de QH (Tocci et al., 2007)

43 Exercício Dado o circuito ao lado, as formas de onda de entrada no próximo slide e supondo que Ds é igual a 1, desenhe as formas de onda de saída (Tocci et al., 2007)

44 Exercício (Tocci et al., 2007)