Faculdade de Engenharia da Universidade do Porto

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1 Faculdade de Engenharia da Universidade do Porto epartamento de Engenharia Electrotécnica e de omputadores Licenciatura em Engenharia Electrotécnica e de omputadores Enunciados e correcções de exames de Sistemas igitais 999/22 José arlos lves jca@fe.up.pt

2 ! " # $ % & ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, Universidade do Porto Faculdade E F G H I J K I L E G M E O P M H Q F E O M G R Sistemas igitais (999/2) ª chamada - 4/Junho/2 uração: 2h 3m, sem consulta. ntes de iniciar a prova, tenha em atenção as seguintes recomendações: Leia atentamente toda a prova antes de a iniciar. Mostre e justifique adequadamente todos os passos das suas respostas. prova deverá ser resolvida no enunciado. Se necessário, utilize o verso para continuar a sua resolução. ssine todas as folhas que entregar, indicando em cada uma o número de páginas/folhas que entregou. - onsidere a sequência de dígitos a) iga qual é o seu valor se essa sequência representar: i) um número inteiro em base 2 com 6 bits e em complemento para dois Se a sequência representa um número com 6 bits, então assume-se que existe um zero à esquerda:.omo neste caso o bit mais significativo é zero (bit de sinal), podemos concluir que o número representado é positivo, sendo o seu valor obtido pela conversão para decimal do valor dado: = 2 ii) um número inteiro em base 2 com 5 bits e complemento para dois omo o bit mais significativo é, podemos concluir que o número é negativo e para obter o seu valor absoluto é necessário calcular o seu simétrico (complemento para dois). Trocando os bits todos obtemos e adicionando dá que vale: iii) um número inteiro sem sinal em base = ssim a sequência dada representa a quantidade - Se a sequência representar um número sem sinal em base 2, o seu valor é obtido calculando a sua conversão para decimal: = 2 b) etermine o número com 6 bits representado em complemento para dois, que adicionado ao número representado em complemento para dois com 5 bits, dá o resultado -2. Efectue as operações aritméticas em binário que achar convenientes. Pretende-se calcular um número com 6 bits e em complemento para 2, tal que +Y=-2, sendo Y o número representado em complemento para dois com 5 bits. Para simplificar a realização dos cálculos, é conveniente representar todos os operandos no mesmo formato: 6 bits em complemento para dois: Y = representado com 6 bits (estendendo o bit de sinal) fica -2 = complemento para 2 de +2: complementado os bits: e somando dá Podemos então calcular o valor pedido realizando a operação: = -2-Y: -2 Y - ssim, o número pedido é = que representa a quantidade +9. LEE - S 999/2 SG/J/J/JFS/JS

3 ! " # $ % & ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, 2 - onsidere a função booleana F(,,;): ( F(,,,) = ).( ).( ) a) Represente F(,,,) no mapa de Karnaugh junto e obtenha a representação de F na forma simplificada soma de produtos. Indique convenientemente os agrupamentos de uns ou zeros que considerou para construir a expressão simplificada. Sugestão: note que não é necessário construir a tabela de verdade para representar a função dada no mapa de Karnaugh! '... ' + + ' + '. ' + + '. Podemos representar a função F(,,,) directamente no mapa de Karnaugh, já que esta é apresentada na forma produtos-de-somas. ssim, cada termo de soma corresponderá um grupo de zeros no mapa (assinalados a sombreado). expressão mínima soma-de-produtos é obtida agrupando os uns da forma que se apresenta na figura, resultando a expressão minimizada: F(,,,) = ' '.' b) onsidere agora uma função G(,,,) que é idêntica a F, excepto no termo = em que é indiferente. onstrua um circuito minimizado utilizando apenas portas lógicas NOR de 2 ou 3 entradas que realize a função G(,,,). Para construir um circuito minimizado comportas lógicas NOR é conveniente determinar a nova expressão mínima produto-de-somas, considerando agora o termo = indiferente. Reconstruindo o mapa de Karnaugh obtemos a nova expressão mínima: ' + ' + d ' + F(,,,) = (' + ). (' + ). (' + ) O circuito OR-N que realiza esta função é: ' ' ' F(,,,) podendo ser transformado no circuito equivalente só com portas NOR por aplicação das leis de emorgan: < = > F(,,,) LEE - S 999/2 SG/J/J/JFS/JS

4 ! " # $ % & S ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, 3 - Pretende-se construir uma máquina de estados de Moore com uma entrada e duas saídas S e S. saída S toma o valor quando é detectada na entrada a sequência ; a saída S toma o valor quando é detectada na entrada a sequência. s sequências a detectar podem ser parcialmente sobrepostas da forma que se exemplifica na figura: FSM S S S S a) figura representa um diagrama de transição de estados incompleto para a máquina de Moore referida. omplete-o indicando claramente as transições de estado, condições de transição de estado ou valores para as saídas S e S que faltam. = S= S= init = Espera que chegue o º um = Enquanto chegarem uns fica no estado E E S= S= = = = = S= S= E4 Se = no estado E4, pode passar para o estado E3 porque foi detectada uma sequência (note que são admitidas sequências sobrepostas) = E2 S= S= = = E5 S= S= No estado E5 ainda não foi detectada nenhuma sequência válida = Se = no estado E3, pode passar para o estado E2 porque foi detectada uma sequência (note que tudo o que foi detectado antes de é desprezado) S= S= E3 = = = E6 S= S= Foi detectada a sequência (S=) LEE - S 999/2 SG/J/J/JFS/JS

5 ! " # $ % & ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, b) Mantendo o modelo de máquina de Moore, modifique o diagrama de transição de estados de forma a que sejam apenas detectadas sequências não sobrepostas, i.e. sempre que é detectada uma sequência válida, só é iniciada a pesquisa de uma nova sequência com o primeiro bit a seguir à última sequência detectada (ver figura) sequências não detectadas porque estão sobrepostas com a anterior S S = S= S= init = = E S= S= = = = = S= S= E4 Se = no estado E4, pode passar para o estado E porque foi detectado um a seguir a uma sequência válida = = = E2 S= S= = = S= S= E3 = = E5 S= S= = E6 Este ramo desaparece S= S= Se = no estado E6, tem que passar para o estado init porque não inicia nenhuma sequência válida LEE - S 999/2 SG/J/J/JFS/JS

6 ! " # $ % & T ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, c) Mostre que se a máquina de estados referida em b) for implementada como uma máquina de Mealy é possível reduzir o número de estados. O estado E5 é atingido quando for detectada a sequência. Isto é válido tanto para o modelo da máquina de estados de Moore (modelo apresentado em b)), tanto para o modelo de Mealy. O estado seguinte ao estado E5 será sempre o estado init porque qualquer que seja o próximo bit recebido em ( ou ) será sempre detectada uma das duas sequências válidas. Nesse caso a máquina deve ser reiniciada já que não se pretende detectar sequências sobrepostas. ssim, do estado E5 irão existir duas transições para o estado init, às quais serão associadas condições diferentes de transição de estado e saídas. esta forma é possível eliminar os estados E4 e E6, tal como se mostra na figura: init = S=,S= = S=,S= = S=,S= E5 O estado E5 é atingido quando for detectada a sequência. Se neste estado for, então é detectada a sequência e é activada a saída S; se for, então é detectada a sequência sendo activada a saída S 4 - figura seguinte representa a tabela de transição de estados de uma máquina de Mealy. Estado S Entrada = =,,,,,, Estado S Q,Q próximo estado S*, saída Z a) odificando os estados da forma que se indica na figura, preencha a tabela da figura com as funções lógicas que produzem o próximo estado Q*,Q* e a saída Z do circuito. onsidere que as variáveis de estado são realizadas com flip-flops do tipo e que se pretende minimizar a complexidade do circuito lógico resultante. tabela com as funções lógicas pretendias é construída substituindo na tabela dada os nomes simbólicos dos estados (, e ) pela codificação dada em Q,Q. Para além disso, e como se pretende minimizar a complexidade dos circuitos lógicos, é necessário especificar como don't cares os valores das funções Q*, Q* e Z quando as variáveis de estado assumem os valores Q= e Q=: Q Q Q* Q* Z d d d d d d LEE - S 999/2 SG/J/J/JFS/JS

7 ! " # $ % & U ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, b) Implemente a função Q* utilizando um multiplexador 4 (com 2 linhas de selecção) e inversores. Re-arranjando a tabela de verdade da função Q* na forma mais conveniente para realizar a função com um multiplexer: Q Q Q* Q* Z d d Q* = Q* = Q* = d (don't care) Q* = O circuito lógico com um multiplexer é obtido ligando as linhas de selecção às variáveis mais significativas e as entradas aos valores lógicos, ou ', consoante determinado na tabela acima: Nota: como Q* é don't care para Q,Q=, esta entrada do multiplexer pode assumir qualquer valor Q*(Q,Q,) Q Q LEE - S 999/2 SG/J/J/JFS/JS

8 ! " # $ % & V ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, 5 - Pretende-se gerar, utilizando um universal shift-register 74x94 (ver tabela), a seguinte sequência: Q Q Q Q... LK LR S S LIN R I N 74x94 Q Q Q Q função S S Q* Q* Q* Q* hold shift right shift left load Q Q Q Q RIN Q Q Q Q Q Q LIN a) onstrua o circuito que gere a sequência pretendida nas saídas Q,Q,Q,Q do shift-register. Note que a sequência apresentada pode ser gerada por deslocamentos sucessivos de um bit. Sugestão: para além do 7494, basta utilizar um inversor... Pela sequência dada podemos verificar que: i) o estado seguinte é obtido sempre deslocando os bits do estado anterior para a esquerda. Isto significa que o shift-register irá funcionar no modo shift left, a que corresponde S,S=, ii) o novo bit que entra pelo lado direito (na entrada LIN) é a negação do bit mais significativo (Q) do estado anterior ssim (e seguindo a sugestão dada!) o circuito pretendido pode ser obtido ligando a saída Q negada à entrada LIN, necessitando para isso um inversor: Vcc lock LK LR S S LIN R IN 74x94 Q Q Q Q Gnd b) Mostre que alterações teria de introduzir no circuito para que uma entrada permita seleccionar entre a sequência anterior (quando =) e a sequência seguinte (para =): Sugestão: construa primeiro o circuito que implementa a nova sequência e só depois procure combinar os dois circuitos introduzindo a entrada. Q Q Q Q... nova sequência é semelhante à anterior, excepto que os estados e nunca são atingidos (note que pela tabela dada é assumido que o estado inicial é, mas não é atingido de novo). e forma semelhante à sequência anterior, também neste caso é sempre efectuado um deslocamento para a esquerda, mas agora o bit que entra pela esquerda é a negação do bit Q do estado anterior. sequência dada pode ser gerada por um circuito semelhante ao apresentado na alínea anterior, com a diferença que a entrada do inversor é ligada à saída Q. O circuito pedido, com uma entrada que permita comutar entre as duas sequências pode ser construído recorrendo a um multiplexer que, em função do valor de ligue a entrada do inversor à saída Q ou Q, consoante se pretenda a primeira ou segunda sequências, respectivamente para = e =. O circuito completo é mostrado na figura seguinte. LEE - S 999/2 SG/J/J/JFS/JS

9 ! " # $ % & W ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, Vcc lock LK LR S S LIN R IN 74x94 Q Q Q Q multiplexer 2- Gnd 6 - O circuito da figura representa um inversor MOS cuja saída está ligada à entrada de um circuito digital. ligação entre os dois circuitos apresenta uma resistência R e a entrada do circuito pode ser representada pelo paralelo de uma resistência R L e um condensador L, como se mostra na figura. Vdd=5V R V L R L Gnd (V) circuito Para responder às questões colocadas é conveniente desenhar os circuitos equivalentes ao circuito dado para os níveis lógicos High e Low: Nível lógico High Nível lógico Low + - R PMOS 5V R L RL R NMOS R L RL Explique justificando, de que forma o valor da resistência R afecta: i) Os níveis lógicos na entrada do circuito (ponto ) No nível lógico Low, a tensão no ponto é sempre zero, independentemente do valor da resistência R, já que não existe nenhuma fonte de tensão no circuito. No nível lógico High, a tensão no ponto decresce com o aumento de R (V=5VxR L /(R PMOS +R+R L ) ), o que significa que quando R cresce o nível lógico High é degradado (a margen de ruído é diminuída). LEE - S 999/2 SG/J/J/JFS/JS

10 ! " # $ % & ' ( ) * +,,,,,,,,, -. / / : 5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, ; < = ) >,,,,,,,,,,,,,,, ii) potência fornecida pela fonte de tensão Vdd. fonte de tensão Vdd (ideal) apenas fornece energia à associação das 3 resistências em série no nível lógico High. omo neste caso P=V 2 /R, podemos concluir que a potência eléctrica fornecida pela fonte Vdd decresce com o aumento de R. iii) Os tempos de subida e de descida da tensão V na entrada do circuito No nível lógico High e Low as constantes de tempo associadas às transições da tensão no ponto (terminais do condensador) são obtidas como produto de L pelo paralelo de R L com a série de R PMOS ou R NMOS com R. omo estas constantes de tempo crescem com R, os tempos de transição também crescem. Podemos assim concluir que quando a resistência R cresce, o nível lógico High piora, a potência consumida diminui e os tempos de transição aumentam. LEE - S 999/2 SG/J/J/JFS/JS

11 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página NOME: 2ª HM - ORREÇÃO TURM Universidade do Porto Faculdade de Engenharia Sistemas igitais (999/2) 2ª chamada - 5/Julho/2 uração: 2h 3m, sem consulta. ntes de iniciar a prova, tenha em atenção as seguintes recomendações: Leia atentamente toda a prova antes de a iniciar. Justifique adequadamente todos os passos das suas respostas. prova deverá ser resolvida no enunciado, uma questão por folha. Se necessário, utilize o verso de cada folha para continuar a sua resolução. Entregue todas as folhas do enunciado, não se esquecendo de preencher o seu nome. - a) Indique justificando o resultado da adição binária dos números = e =, ambos representados em Efectuando a adição binária dos dois números dados obtemos: + pesar do resultado obtido ser, o bit da esquerda deve ser desprezado já que como ambos os operandos estão representados em complemento para dois com 6 bits, o resultado será também representado em complemento para dois, constituído apenas pelos 6 bits menos significativos:. Para confirmar o resultado podemos representar os operandos em base : = = 6+8+ = +25 = = -(+) = -() = -3 + = 25-3 = +2 = b) dicionando os números = e Y= obtém-se um resultado com 4 bits igual a. iga, justificando, se ocorre overflow nessa operação se e Y representarem números: ntes de responder às questões seguintes é conveniente efectuar a operação de adição referida: + obtendo, como é dito no enunciado, um resultado em 4 bits igual a i) inteiros em base 2 com 4 bits e sem sinal Se os dois operandos representarem inteiros em base 2 com 4 bits ocorre overflow na operação referida porque é gerado um carry na soma dos bits mais significativos dos operandos. Por outras palavras, o resultado (positivo) da adição binária não pode ser representado por 4 bits. ii) inteiros em complemento para dois com 4 bits Se os dois operandos representarem inteiros em complemento para dois com 4 bits não ocorre overflow porque e Y têm sinais contrários. onfirmando: =+5, Y=- e +Y=+4 LEE - S 999/2 SG/J/J/JFS/JS

12 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página 2 NOME: 2ª HM - ORREÇÃO TURM 2 - O mapa de Karnaugh da figura representa uma função booleana F(,,,) d d a) Obtenha a expressão mais simples do tipo POS ou SOP, considerando que pretende uma realização com portas lógicas do tipo inversor, N ou OR com duas entradas. Note que não se pretende que desenhe o circuito lógico..' Se o objectivo é obter a realização mais simples com inversores e portas lógicas com duas entradas, vamos escolher a expressão SOP ou POS que minimize o número de operadores lógicos dos tipos referidos. grupando os '+ zeros obtemos a expressão do tipo POS: d d F(,,,) = ('+'+). ('+) que necessita de 3 inversores, 3 OR e um N grupando os uns obtemos a expressão do tipo SOP: F(,,,) = '.' +. +.' '.'. '+'+ que utiliza 3 inversores, 3 N e dois OR. ssim, a representação mais simples para F(,,,) é a expressão POS apresentada acima. b) onsidere agora uma função G(,,,) que é idêntica a F, excepto no termo = em que é indiferente. onstrua um circuito minimizado utilizando apenas portas lógicas NN de 2 entradas que realize essa função. '+ d d d LEE - S 999/2 '+ O objectivo é minimizar o número de portas lógicas NN de duas entradas. Para construir um circuito lógico só com portas NN é geralmente mais conveniente construir primeiro um circuito do tipo N-OR, obtido por tradução directa da expressão SOP minimizada. No entanto, se a função G(,,,) for considerada zero nesse termo, a expressão POS resulta mais simples do que a espressão SOP já que apenas requer dois termos de soma com dois literais cada um: G(,,,) = ('+). ('+) O circuito OR-N que realiza aquela expressão é: ' ' G(,,,) SG/J/J/JFS/JS

13 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página 3 NOME: 2ª HM - ORREÇÃO TURM podendo ser transformado no circuito equivalente usando apenas 6 portas NN de duas entradas: G(,,,) expressão mais simples do tipo SOP seria igual à apresentada em a). Podemos concluir (sem desenhar o circuito!) que só para realizar os 3 termos de produto dessa expressão SOP seriam necessárias 6 portas NN de duas entradas: 3 NNs para as negações e mais 3 NNs para realizar os 3 termos de produto. omo para além disso é ainda necessário realizar a soma lógica dos termos de produto, o número total de NNs de duas entradas será superior ao número utilizado no circuito apresentado. 3 - Pretende-se construir uma máquina de estados de Mealy com uma saída IMPR que é quando os 3 últimos bits consecutivos colocados na sua única entrada incluírem um número ímpar de uns, e zero no caso contrário. epois do início do funcionamento da máquina de estados, a saída IMPR só é considerada válida após o 3º ciclo de relógio. figura mostra um exemplo de uma sequência de bits na entrada e o valor correspondente para a saída IMPR : IMPR: dd saída IMPR é indiferente nos 2 primeiros ciclos a) figura representa um diagrama de transição de estados incompleto para a máquina de Mealy referida. omplete-o indicando claramente as transições de estado, condições de transição de estado e valores para a saída IMPR que faltam. Note que cada estado mantém a história dos dois últimos bits recebidos init /d /d Foi recebido ; enquanto chegarem uns, a saída IMPR é /d /d hegou um após ter sido recebido : IMPR= / /d E /d Foi recebido ; enquanto chegarem zeros a saída IMPR é / F / / / / hegou um zero após ter sido recebido : IMPR= / / hegou um após ter sido recebido : IMPR= hegou um após ter sido recebido : IMPR= / IMPR LEE - S 999/2 SG/J/J/JFS/JS

14 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página 4 NOME: 2ª HM - ORREÇÃO TURM b) Sabendo que uma porta OR de 3 entradas realiza a função detecção de paridade ímpar de uma palavra de 3 bits (ver tabela), construa um circuito utilizando um 74x94 (universal shift-register) que realize a funcionalidade da máquina de estados referida. LK LR S S LIN R IN 74x94 Q Q Q Q função S S Q* Q* Q* Q* hold shift right shift left load Q Q Q Q RIN Q Q Q Q Q Q LIN Se o shift-register for configurado em modo shift-right (S=, S=) sendo a entrada RIN a entrada da máquina pretendida, as saída Q,Q e Q têm, em cada ciclo, os últimos 3 bits recebidos. Se essas saídas do shift-register forem ligadas às entradas do OR de 3 entradas, a sua saída será quando os últimos 3 bits recebidos apresentarem paridade ímpar. ssim, o circuito completo será: Vcc lock LK LR S S LIN R IN 74x94 Q Q Q Q IMPR Gnd LEE - S 999/2 SG/J/J/JFS/JS

15 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página 5 NOME: 2ª HM - ORREÇÃO TURM 4 - figura seguinte representa a tabela de transição de estados de uma máquina de Moore. Estado S Entrada = = E E2 E E2 E2 E3 E3 E3 E4 E4 E E5 E5 E5 E3 próximo estado S* Saídas Y Z a) presente e justifique uma codificação de estados que permita minimizar a complexidade do circuito lógico que realiza as saídas Y e Z. omo na máquina de Moore as saídas apenas dependem do estado presente, a codificação de estados que minimiza a complexidade do circuito lógico que realiza as saídas Y e Z pode ser obtida incluindo os valores lógicos para as saídas Y e Z no código atribuído a cada estado. Nesse caso não é necessária qualquer função lógica, sendo as saídas iguais a bits da variável de estado. omo temos 5 estados e necessitamos de (pelo menos) 3 bits para os codificar, podemos codificar os estados em Q2,Q com os valores pretendidos para as saídas Y e Z, utilizando o 3º bit Q para diferenciar entre estados que apresentem saídas iguais: Estado S Fazendo Q2,Q iguais a Y,Z Y Z Q2 Q Q E E2 E3 E4 E5 b) onsidere a codificação de estados seguinte: Estado S Q2,Q,Q E E2 E3 E4 E5 Obtenha uma expressão lógica minimizada para a saída Z=f(Q2,Q,Q,). dmita que Z é indiferente para os estados não especificados na tabela de transição de estados. Utilizando a codificação de estados dada, vamos construir a tabela de verdade da função Z=f(Q2,Q,Q). Note que a saída Z não depende da entrada, uma vez que se trata de uma máquina de Moore: onstruindo o mapa de Karnaugh para a função Z(Q2,Q,Q): Q Q Q2Q Q2 Q Q d d d Q Q 2 estado presente Q2 Q Q Y Z saídas x x x x x x obtém-se a expressão simplificada (soma-de-produtos): Z=Q2+Q+Q LEE - S 999/2 SG/J/J/JFS/JS

16 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página 6 NOME: 2ª HM - ORREÇÃO TURM 5 - onsidere o circuito síncrono da figura, realizado em torno de um contador binário 74x63 e de um descodificador 74x38 clock Vcc LK LR L ENP ENT 74x63 Q Q Q Q R O Vcc Gnd G G2 G2 74 x38 Y Y Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 74x38 74x63 estado próximo presente estado /LR /L ENT ENP Q Q Q Q Q* Q* Q* Q* x x x x x x x x x x x x x x x x x x Q Q Q Q x x x x x Q Q Q Q N (se N<5) N + G /G2 /G2 /Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y /Y x x x x x x x x x x x x x x x a) dmitindo um estado inicial igual a Q,Q,Q,Q =, determine a sequência de valores que ocorrem nas saídas do contador. No circuito apresentado, a entrada /LR do contador é activada quando o estado presente é Q,Q,Q,Q =x (ver tabela do descodificador 74x38). dmitindo o estado inicial igual a e como o 74x63 funciona como um contador binário, a entrada /LR será activada logo que é atingido o estado, sendo o estado seguinte igual a. ssim, a sequência nas saídas do contador será:,,,,,,,,,... /LR é activado aqui, ^^^^ próximo estado é (ou em decimal:,, 2, 3, 4, 5, 6,,, 2...) b) Utilizando apenas o contador 74x63 e o descodificador 74x38, modifique o circuito anterior de forma a obter um contador que conte ciclicamente de 6 a 4, admitindo que o estado inicial é Q,Q,Q,Q =. dmitindo que o estado inicial é Q,Q,Q,Q = (6 em decimal), é necessário utilizar o descodificador 74x38 para detectar o valor máximo da sequência pretendida (4 ou em binário), de forma a activar a entrada /L do contador para carregar de novo o estado inicial. Ligando os bits mais significativos das saídas do contador (Q,Q,Q ) às entradas,, do 74x38, o sinal /L pretendido será a saída /Y7 do descodificador. Para que seja carregado o valor quando é activada a entrada /L, é ainda necessário ligar as entradas,,, às constantes lógicas e apropriadas: clock Vcc Gnd Quando é atingido o estado é activada a entrada /L do contador LK LR L ENP ENT 74x63 Q Q Q Q R O Quando é activado /L, o contador carrega de novo o estado inicial Vcc Gnd G G2 G2 74 x38 Y Y Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y7 é activado () quando o contador atingir o estado LEE - S 999/2 SG/J/J/JFS/JS

17 Sistemas igitais, 2ª chamada - 5/Jul/2 (Prova - orrecção) Página 7 NOME: 2ª HM - ORREÇÃO TURM 6 - O circuito da figura representa um inversor MOS cuja saída está ligada às entradas de N circuitos digitais do tipo, conforme se mostra na figura. ada entrada do circuito pode ser representada pelo paralelo de uma resistência R L e um condensador L. Vdd=5V circuito V i V o L R L... L R L Gnd N vezes a) Explique justificando, de que forma o número N de circuitos do tipo afecta os níveis lógicos na saída do inversor (ponto ) O circuito equivalente à associação de N circuitos do tipo em paralelo é representado por uma resistência R L /N em paralelo com um condensador N. L. ssim, os circuitos equivalentes para os 2 níveis lógicos são: Nível lógico High Nível lógico Low + - R P 5V N. L RL /N R N N. L RL /N Os níveis lógicos (estáticos) na saída do inversor dependem apenas da carga resistiva vista da sua saída. O nível lógico low não será afectado com o número de circuitos do tipo ligados à saída do inversor, já que a tensão no ponto será sempre zero qualquer que seja N. No nível lógico high, a tensão no ponto será definida pelo divisor de tensão formado pela resistência equivalente do transistor PMOS no estado de condução (R P na figura) e a resistência equivalente da associação em paralelo de N circuitos do tipo (R L /N na figura). Quando N aumenta R L /N diminui e consequentemente a tensão no ponto diminui reduzindo com isso a margem de ruído estática para o nível lógico alto. b) Escreva a expressão que relaciona a constante de tempo associada ao tempo de subida da tensão Vo (no ponto ) com N, L, R L e a resistência de condução do transistor PMOS, R P análise do tempo de subida da tensão no ponto é feita sobre o circuito equivalente para o nível lógico alto. constante de tempo associada ao tempo de subida neste circuito será o produto da capacidade equivalente N.L pela resistência vista dos terminais do condensador (R L /N em paralelo com R P ): τ = N. L x ( R L /N // R P ) = N. L x R L /N x R P / ( R L /N + R P ) -FIM - LEE - S 999/2 SG/J/J/JFS/JS

18 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página NOME: TURM epartamento de Engenharia Electrotécnica e de omputadores Sistemas igitais (2/2) orrecção ª chamada 8/Janeiro/2 uração: 2horas, sem consulta. ntes de iniciar a prova, tenha em atenção as seguintes recomendações: Leia atentamente toda a prova antes de a iniciar. Mostre e justifique adequadamente todos os passos das suas respostas. prova deverá ser resolvida no enunciado. Se necessário, utilize o verso para continuar a sua resolução. ssine todas as folhas que entregar, indicando em cada uma o número de páginas/folhas que entregou. - onsidere a sequência de dígitos a) iga qual é o seu valor se essa sequência representar: i) um número inteiro em base 8. Se representar um número inteiro em base 8, então o seu valor é x8 2 +x8 +x8 = 65 ii) um número inteiro em base 6 com 9 bits e complemento para dois. Se representar um número em base 6, então podemos escrever a sua representação em binário substituindo cada dígito hexadecimal pela representação binária correspondente: 6 = 2 Se é dito que o número dado tem 9 bits, então deveremos desprezar os 3 bits (zeros) da esquerda ficando apenas: 6 = 2 omo é também dito que 6 representa um número em complemento para dois, então podemos concluir que o número é negativo (o bit mais significativo é ) e o seu valor absoluto é obtido calculando o seu simétrico (que é complemento para dois do número dado): - 2 = + = = 255 ssim, se 6 representar um número com 9 bits em complemento para dois, o seu valor é -255 b) etermine o número com 6 bits representado em complemento para dois, que adicionado ao número representado em complemento para dois com 5 bits, dá o resultado -2. Efectue as operações aritméticas em binário que achar convenientes (utilize o verso da folha). LEE - S 2/2 SG/J/SL/JS

19 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 2 NOME: TURM Pretendemos calcular um valor tal que +Y=-2, onde Y é o número binário. Se é dito que deve ser um número com 6 bits em complemento para dois, deveremos transformar os operandos Y e 2 para esse formato: 2 Y = = (é positivo, a extensão de sinal acrescenta um zero) -2 = - = + = ssim, o número pedido pode ser obtido como: = -2 Y = - O valor pedido é (representa a quantidade ) a) onsidere a função booleana F(,,,) que assume quando representa valores múltiplos de 2, e a função G(,,,) que assume quando representa valores múltiplos de 3 ( é o bit mais significativo e o bit menos significativo). presente uma expressão simplificada na forma produto-de-somas para a função Z=F+G (soma lógica das funções F e G) (se necessário utilize o verso da folha). função pedida Z(,,,) pode ser representada directamente no mapa de Karnaugh, preenchendo uns nas posições correspondentes aos minterms cujo número é múltiplo de 2 ou de 3. Tenha em atenção a ordenação dos minterms no mapa, de acordo com a disposição das variáveis representada. omo se pretende obter uma expressão minimizada na forma produto-de-somas, agrupam-se os zeros da forma representada no mapa: (+'+') 3 2 (++) ('+'+) ('++'+') expressão mínima produto-de-somas será então: Z(,,,) = (++).(+ + ).( + +).( ++ + ) b) onsidere agora uma função H idêntica a Z, excepto no termo = em que é indiferente (don t care). onstrua um circuito minimizado utilizando apenas portas lógicas NOR de 2 ou 3 entradas que realize a função H(,,,) (utilize o verso da folha) LEE - S 2/2 SG/J/SL/JS

20 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 3 NOME: TURM Para construir um circuito que contenha apenas portas lógicas NOR (com 2 ou 3 entradas), é conveniente começar por desenhar o circuito minimizado do tipo OR-N, obtido da expressão mínima do tipo produto-de-somas. Se o termo 5 (=) for indiferente podemos agrupar os zeros no mapa de Karnaugh da forma seguinte: (++) d ('+') ('+'+') nova expressão do tipo POS é: O circuito do tipo OR-N que realiza esta função é: ' ' ' Z(,,,) = (++).( + + ).( + ) Z(,,,) ' ' e o circuito equivalente só com portas NOR de duas ou 3 entradas é: Z(,,,) LEE - S 2/2 SG/J/SL/JS

21 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 4 NOME: TURM 3 Pretende-se projectar o sistema de controlo do nível de água de um tanque para abastecimento público. O sistema tem uma saída GU que quando é activada (nível lógico alto) abre uma válvula de entrada de água. Para controlar o nível de água dispõe-se de duas entradas NM e NMIN provenientes de sensores de nível de água, que são activadas (nível lógico alto) quando o nível no tanque se torna, respectivamente, maior do que o nível máximo N2 ou menor do que o nível mínimo N. O sistema dispõe ainda de duas entradas ligadas a um botão de arranque (STRT) para iniciar o funcionamento do sistema e a um botão de paragem (STOP) para o desligar. Estas entradas tomam o valor lógico alto quando os botões respectivos são pressionados. Para controlar o nível de água no tanque, mantendo-o entre N e N2, deve-se abrir a válvula de entrada de água sempre que o nível de água no tanque for inferior a N, e fechar quando for ultrapassado o nível N2. STRT STOP entrada de água LOK omplete o diagrama de transição de estados do sistema descrito, utilizando apenas os estados já representados e os nomes simbólicos referidos no texto para as entradas e saída. FSM GU NM NMIN sensor do nível mínimo (N) válvula abre quando GU é '' sensor do nível máximo (N2) tanque de água nível de água STRT= NMIN= GU= init GU= STOP= NMIN= NM= STRT= STOP= GU= NM= LEE - S 2/2 SG/J/SL/JS

22 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 5 NOME: TURM 4 O diagrama de transição de estados da figura representa uma máquina de Moore com uma entrada e uma saída S. saída S toma o valor quando, em 3 estados consecutivos, é detectada na entrada a sequência. sequência a detectar pode ser parcialmente sobreposta da forma que se exemplifica na figura: Entarda : Saída S: = = = = S= S= init = S= S= = = = a) onstrua a tabela de transição de estados, atribuindo uma codificação apropriada aos estados. Utilizando primeiro os nomes simbólicos atribuídos aos estados, a tabela de transição pedida é: próximo estado estado actual = = saída S init init init odificando agora os estados como: init=, =, = e =, serão necessários 2 flip-flops do tipo e a tabela de transição de estados fica: próximo estado estado actual Q* Q* Q Q = = saída S LEE - S 2/2 SG/J/SL/JS

23 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 6 NOME: TURM b) esenhe o esquema do circuito lógico que implementa a máquina de estados, utilizando flip-flops do tipo. (utilize o verso da folha) Partindo da tabela de transição de estados construída na alínea anterior, vamos obter expressões minimizadas para as funções Q* e Q* na forma soma-de-produtos. Note que pela tabela de transição de estados pode ver-se facilmente que a saída S é apenas a função lógica N das variáveis de estado Q e Q: Q*(Q,Q,) QQ 2 6 Q 4 Q.Q'.' Q*(Q,Q,) = Q. + Q.Q'.' Q Q. Q*(Q,Q,) QQ 2 Q 6 4 ' Q*(Q,Q,) = ' Q um circuito lógico que realiza esta máquina de estados é: Q* Q Q Q Q* Q S clock LEE - S 2/2 SG/J/SL/JS

24 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 7 NOME: TURM 5 a) onstrua um circuito síncrono baseado num contador do tipo up/down (74x69) e em circuitos lógicos adicionais capaz de gerar, nas saídas Q,Q,Q,Q do contador, a seguinte sequência de valores (admitindo que o estado inicial é igual a Q,Q,Q,Q =):,, 2, 3, 4, 5,, 9, 8, 3, 4, 5,, 9,... 74x69 LK UP/WN L EN P ENT Q Q Q Q RO 74x69 estado próximo presente estado UP/WN /L /ENT /ENP Q Q Q Q Q* Q* Q* Q* x x x x x x x x x x x x x Q Q Q Q x x x x x x Q Q Q Q N (se N<5) N + N (se N>) N - LEE - S 2/2 SG/J/SL/JS

25 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 8 NOME: TURM nalisando a sequência pretendida, representada em binário: conta para cima load quando saída é conta para baixo load quando saída é conta para cima load quando saída é podemos concluir o seguinte: o bit mais significativo (Q) define o sentido da contagem: quando Q= conta para cima e quando Q= conta para baixo. Podemos por isso controlar a entrada UP/WN com o sinal Q negado. 2 são efectuadas duas operações load: quando a saída é é carregado o valor e quando é é carregado. nalisando a relação entre os valores que provocam o load e os valores carregados para o contador podemos concluir que em ambos os casos Q*=Q, Q*=Q, Q= e Q=. O circuito pretendido é o seguinte: Vcc (5V) Gnd (V) 74x69 LK UP/WN L ENP ENT Q' Q' Q Q Q Q RO Load LEE - S 2/2 SG/J/SL/JS

26 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página 9 NOME: TURM b) Modifique o circuito que construiu por forma a que as saídas do contador sejam reiniciadas com o valor 3 sempre que for atingido um estado não pertencente à sequência especificada em a) (utilize o verso da folha). Os estados não pertencentes à sequência de contagem são: 6, 7,, 2, 3, 4, 5. Quando aparecer na saída do contador um desses estados, deve ser feito um load com o valor 3, caso contrário deve ser seguida a operação descrita acima. Vamos começar por construir um circuito que detecte um dos estados fora da sequência normal (função LO3): Q Q Q Q Q Q Q Q.Q Q.Q.Q Q.Q Q LO3 = Q.Q + Q.Q.Q + Q.Q omo a operação normal do circuito também utiliza a operação de load, é necessário utilizar um mulitplexer para escolher o valor a carregar no contador: quando é um load normal, é carregado o valor definido pelo circuito construído na alínea anterior; quando acontece o load devido a estado inválido deve ser escolhido o valor 3. Um circuito que realiza esta funcionalidade é (apenas se mostram as alterações ao circuito apresentado na alínea anterior). (load do circuito anterior) Q' Q' S= S= S 4 multiplexers 2-74x69 LK UP/WN L ENP ENT Load3 Q Q Q Q RO Q Q Q Q Q Q Q LEE - S 2/2 SG/J/SL/JS

27 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página NOME: TURM 6 onsidere o circuito da figura, baseado num shift-register 74x94. Vcc (5V) clock LK LR S S LIN RIN 74x94 Q Q Q Q função S S Q* Q* Q* Q* hold shift right shift left load Universal Shift-register 74x94 Q Q Q Q RIN Q Q Q Q Q Q LIN Gnd (V) a) dmitindo o estado inicial Q,Q,Q,Q =, determine a sequência (em binário) produzida nas saídas Q,Q,Q,Q. Pela configuração das entradas S e S do shift-register podemos concluir que é sempre efectuado um deslocamento para a esquerda (shift-left), sendo os bits que entram na entrada LIN definidos pela equação: sequência produzida nas saídas é: LIN = Q. (Q Q) (decimal) Q Q Q Q LIN LEE - S 2/2 SG/J/SL/JS

28 Sistemas igitais, ª chamada 8/Jan/2 (Prova ) Página NOME: TURM b) Modifique o circuito apresentado de forma a acrescentar-lhe uma entrada, activa no nível lógico alto, que permita reinicializar as saídas com o valor Q,Q,Q,Q =. Para iniciar as saídas com, basta colocar as entradas Q,Q,Q,Q com e ligar a entrada à entrada S (note que a operação Load é seleccionada quando S= e S=). O circuito resultante é: Vcc (5V) clock LK LR S S LIN RIN 74x94 Q Q Q Q Gnd (V) - FIM - LEE - S 2/2 SG/J/SL/JS

29 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página NOME: TURM epartamento de Engenharia Electrotécnica e de omputadores Sistemas igitais (2/2) orrecção 2ª chamada 25/Janeiro/2 uração: 2horas, sem consulta. ntes de iniciar a prova, tenha em atenção as seguintes recomendações: Leia atentamente toda a prova antes de a iniciar. Mostre e justifique adequadamente todos os passos das suas respostas. prova deverá ser resolvida no enunciado. Se necessário, utilize o verso para continuar a sua resolução. ssine todas as folhas que entregar, indicando em cada uma o número de páginas/folhas que entregou. - onsidere = 2 e Y=E7 6 que representam números inteiros com sinal em complemento para dois com 8 bits. a) iga, justificando, se pode ocorrer overflow na adição de com Y. Na adição de dois números representados em complemento para dois, só pode ocorrer overflow se os dois números tiverem o mesmo sinal. omo o número = é negativo e o número Y=E7 6 = 2 também é negativo, então pode ocorrer overflow na soma desses números. b) Efectue a adição de com Y em binário, e indique se ocorre ou não overflow. + O resultado da adição de com Y é o número. omo ambos os operandos são negativos e o resultado também é negativo, pode-se concluir que não ocorreu overflow e o resultado (correcto!) da adição de com Y é. c) Qual é o maior número negativo representado em complemento para 2 com 8 bits que adicionado ao número provoca overflow? Justifique. omo o número é negativo, só pode ocorrer overflow quando é adicionado com outro número negativo, dando um resultado que é menor (mais negativo) do que o mais negativo que pode ser representado. omo o número mais negativo que pode ser representado em complemento para dois com 8 bits é -2 (8-) =-28= 2, então o maior número negativo M que adicionado com ainda não provoca overflow será dado por +M =(-28) ou M = -28-: (-28) - ( -45) ( -83) Logo, o número pedido será obtido subtraindo uma unidade a M: M-=-83-=-84 = LEE - S 2/2 SG/J/SL/JS

30 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 2 NOME: TURM 2 onsidere a função booleana F(,,,) representada no seguinte mapa de Karnaugh, onde os termos indiferentes (don t care) estão representados por d. d d d d d d d d a) Escreva as expressões simplificadas na forma de soma-de-produtos e produto-de-somas para a função F(,,,) (utilize um mapa de Karnaugh para obter cada expressão). '.' d d d d '. '+ '+ d d d d Expressão mínima soma-de-produtos: F(,,,) = Expressão mínima produto-de-somas: F(,,,) = ( +).( +) b) esenhe um circuito lógico que realize a função F(,,,) utilizando um número mínimo de portas lógicas do tipo NN de duas entradas, ou de portas lógicas do tipo NOR de duas entradas. Pelas expressões mínimas obtidas na alínea anterior, pode-se concluir que o circuito mais simples com portas NN ou NOR resultará da expressão mínima produto-de-somas. O circuito OR-N correspondente a essa expressão é: ' F(,,,) ' Transformando-o de forma a conter apenas portas lógicas do tipo NOR com duas entradas: LEE - S 2/2 F(,,,) SG/J/SL/JS

31 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 3 NOME: TURM 3 Pretende-se projectar o sistema de controlo de um monta-cargas que se desloca entre dois andares (ver figura). Para controlar o monta-cargas dispõe-se das seguintes entradas para o sistema de controlo: - um botão no interior do monta-cargas (MOVER) que é activado para deslocar o monta-cargas para o outro andar. MOTOR_SUIR MOTOR_ESER - dois botões exteriores de chamada, um em cada andar (HM_ESER e HM_SUIR), que são activados quando se pretende deslocar o monta-cargas para o andar respectivo. HM_ESER MOVER NO_NR2 - dois sensores (NO_NR e NO_NR2) que são activados sempre que o monta-cargas está correctamente posicionado no andar respectivo. e das saídas do sistema de controlo: - MOTOR_SUIR e MOTOR_ESER que quando activadas provocam o movimento do monta-cargas no sentido respectivo HM_SUIR NO_NR dmita que o sistema de controlo só aceita comandos provenientes dos botões quando o monta-cargas está parado num dos andares. omplete o diagrama de transição de estados do sistema descrito, utilizando apenas os estados já representados e os nomes simbólicos referidos no texto para as entradas e saídas. NOT: O diagrama de estados incompleto apresentado no enunciado original tinha um erro: as duas transições de estado apresentadas tinham associada a condição HM_SUIR= e HM_SUIR=, quando deveria ser HM_ESER= e HM_ESER= como se mostra na figura abaixo. NO_NR= MOTOR_SUIR= MOTOR_ESER= ESER MOTOR_SUIR= MOTOR_ESER= SUIR NO_NR2= NO_NR= MOVER= ou HM_ESER= MOVER= ou HM_SUIR= NO_NR2= MOVER= e HM_ESER= PRO MOTOR_SUIR= MOTOR_ESER= PRO2 MOTOR_SUIR= MOTOR_ESER= MOVER= ou HM_SUIR= LEE - S 2/2 SG/J/SL/JS

32 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 4 NOME: TURM 4 O diagrama de transição de estados da figura representa uma máquina de Moore com uma entrada e uma saída S. = = = init S= S= = S= = = S= = = a) onstrua a tabela de transição de estados, atribuindo uma codificação apropriada aos estados. Utilizando primeiro os nomes simbólicos atribuídos aos estados, a tabela de transição pedida é: próximo estado estado actual = = saída S init init init odificando agora os estados como: init=, =, = e =, serão necessários 2 flip-flops do tipo e a tabela de transição de estados fica: próximo estado estado actual Q* Q* Q Q = = saída S LEE - S 2/2 SG/J/SL/JS

33 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 5 NOME: TURM b) esenhe o esquema do circuito lógico que implementa a máquina de estados, utilizando flip-flops do tipo. Partindo da tabela de transição de estados construída na alínea anterior, vamos obter as equações de excitação dos dois flip-flops, como expressões do tipo soma-de-produtos: Q*(Q,Q,) QQ Q 4 5 Q.' Q.Q'. Q*(Q,Q,) = Q.' + Q.Q'. Q Q*(Q,Q,) QQ Q Q*(Q,Q,) = Q S(Q,Q) Q Q Q 2 3 Q.Q S(Q,Q) = Q.Q Q um circuito lógico que realiza esta máquina de estados é: Q* Q Q Q Q* Q S clock LEE - S 2/2 SG/J/SL/JS

34 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 6 NOME: TURM 5 a) onstrua um circuito síncrono baseado num contador binário (74x63) e em circuitos lógicos adicionais capaz de gerar, nas saídas Q,Q,Q,Q do contador, a seguinte sequência de valores (admitindo que o estado inicial é igual a Q,Q,Q,Q =):,, 2, 3, 4, 5, 6, 7,,, 2,,, 2,... 74x63 estado próximo presente estado /LR /L ENT ENP Q Q Q Q Q* Q* Q* Q* x x x x x x x x x x x x x x x x x x Q Q Q Q x x x x x Q Q Q Q N (se N<5) N + LK LR L ENP ENT 74x63 Q Q Q Q RO nalisando a sequência pretendida, representada em binário: carrega quando saída é carrega (reset) quando saída é podemos concluir o seguinte: quando as saídas apresentam o estado deve ser activada a entrada L, mantendo as entradas ligadas permanentemente a. 2 quando as saídas apresentam o estado deve ser activada a entrada LR para iniciar as saídas com Vcc (5V) O circuito pretendido é o seguinte: 74x63 LK LR L ENP ENT Q Q Q Q RO Gnd (V) load LEE - S 2/2 reset SG/J/SL/JS

35 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 7 NOME: TURM b) Modifique o circuito que construiu, acrescentando-lhe uma entrada por forma a que quando = é mantida a sequência de contagem anterior, e quando = passa a ser gerada a sequência:,, 2, 3, 4, 5, 6, 7, 8, 9,,, 2,,, 2,... Para obter a nova sequência de contagem, basta desactivar o sinal de carregamento do contador quando =, e manter a mesma função do circuito anterior quando =. Uma solução consiste em acrescentar, na porta NN que produz o sinal de load, uma entrada ligada a : quando =, = e esse NN produz a mesma função realizada no circuito anterior; quando = ( =), o sinal load fica permanentemente igual a (desactivado) e nunca é efectuado o carregamento do contador. O circuito resultante é: Vcc (5V) 74x63 LK LR L ENP ENT Q Q Q Q RO Gnd (V) load reset LEE - S 2/2 SG/J/SL/JS

36 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 8 NOME: TURM 6 Pretende-se construir uma máquina de estados com uma saída Z que é quando os 4 últimos bits consecutivos colocados na sua entrada são (ver exemplo). pós o início do funcionamento da máquina de estados a saída Z só é considerada válida após o 4º ciclo de relógio. Entrada : Saída Z: xxxx a) esenhe um circuito baseado num shift-register 74x94 e em circuitos lógicos adicionais capaz de realizar a funcionalidade pretendida para a máquina de estados. Universal Shift-register 74x94 função S S Q* Q* Q* Q* hold shift right shift left load Q Q Q Q RIN Q Q Q Q Q Q LIN O circuito pretendido pode ser construído ligando o shift-register em configuração shift-left (S=, S=) e um comparador com a constante nas saídas do shift-register (uma porta N com uma entrada negada), ligando a entrada à entrada LIN do shift-register. Em cada transição de relógio os valores lógicos presentes na entrada são deslocados para as saídas Q~Q, e a saída Z é activada com sempre que nas saídas aparecer : Vcc (5V) clock LK LR S S LIN RIN 74x94 Q Q Q Q Z Gnd (V) LEE - S 2/2 SG/J/SL/JS

37 Sistemas igitais, 2ª chamada 25/Jan/2 (Prova) Página 9 NOME: TURM b) dmita agora que a máquina de estados só deve detectar sequências não sobrepostas (ver exemplo). Modifique o circuito anterior por forma a satisfazer este novo requisito (sugestão: é possível realizar este circuito sem introdução de novos circuitos lógicos ao circuito pedido na alínea anterior). Entrada : Saída Z: xxxx Para que apenas sejam detectadas sequências não sobrepostas, deve ser apagada a história dos bits anteriores sempre que for detectada uma sequência válida (). Uma forma de conseguir este comportamento consiste em limpar (carregar zero) nas saídas do shift-register, o que pode ser conseguido activando a entrada LR sempre que Z=. No entanto, como LR é activo no nível lógico baixo, isso obriga a utilizar um inversor para negar Z. Para não gastar mais circuitos lógicos do que os usados na solução anterior, podemos realizar um load com (em vez de actuar a entrada LR), ligando a saída Z à entrada S: quando Z= é feito o shift-left ( S= e S=); quando é detectada a sequência a saída Z fica com e é realizado o load(s=, S=) com. O circuito resultante fica: Vcc (5V) clock LK LR S S LIN RIN 74x94 Q Q Q Q Z Gnd (V) - FIM - LEE - S 2/2 SG/J/SL/JS

38 Sistemas igitais, ª chamada 26/Junho/2 (Prova ) Página NOME: ORREÇÃO TURM epartamento de Engenharia Electrotécnica e de omputadores Sistemas igitais (2/2) ª chamada 26/Junho/2 uração: 2horas, sem consulta. ntes de iniciar a prova, tenha em atenção as seguintes recomendações: Leia atentamente toda a prova antes de a iniciar. Mostre e justifique adequadamente todos os passos das suas respostas. prova deverá ser resolvida no enunciado. Se necessário, utilize o verso para continuar a sua resolução. ssine todas as folhas que entregar, indicando em cada uma o número de páginas/folhas que entregou. - Pretende-se construir um sistema electrónico para prever o estado do tempo com base na medida da variação de pressão atmosférica verificada nas últimas 6 horas. O sistema é formado por um sensor de pressão atmosférica com saída digital Pa, um sistema de memória que armazena o historial da pressão e fornece, em cada instante, o valor da pressão atmosférica P6h existente há 6 horas, e um circuito subtractor para calcular a variação de pressão Vp. sensor de pressão sistema de memória Pa P6h subtractor Vp a) Sabendo que a pressão atmosférica Pa medida pelo sensor de pressão (em mar) é positiva e nunca ultrapassa o valor, diga, justificando, qual é o número mínimo de bits necessários para representar essa grandeza. omo o valor de pressão que se pretende representar apenas assume valores positivos, bastará utilizar a representação binária de números positivos. omo com N bits é possível representar números inteiros positivos entre e 2 N -, deveremos determinar um número (inteiro) N que satisfaça a inequação: donde se tira: <= 2 N - N >= log 2 (+), N inteiro N = (ou 2 -=247) Note que não necessita de calcular log2()! asta saber de cor a tabuada das potências inteiras de dois: log 2 (248) =, ou 2 =248. b) Sabendo que a variação de pressão Vp (positiva ou negativa) nunca excede 4 mar em valor absoluto, indique, justificando, qual o número mínimo de bits necessário para representar, em complemento para dois, essa variação de pressão. variação de pressão Vp pode assumir valores no intervalo [-4, +4] e deverá ser representada em complemento para dois. omo com N bits podemos representar números com sinal em complemento para dois entre [-2 N-,+2 N- -], o menor número de bits que permite representar o intervalo pretendido é 7: =-64 e =+63 c) Sabendo que o valor actual de pressão é 923 mar e há 6 horas atrás era de 957 mar, obtenha o valor da variação de pressão (pressão actual Pa menos a pressão há 6 horas atrás P6h) efectuando a operação de subtracção em binário e tendo em conta as respostas dadas nas alíneas anteriores. Nota: 923 = 2 e 957 = 2. Realizando a operação de subtracção em binário em bits (note que basta realizar a operação de subtracção em bits porque os dois valores são inferiores a 24) obtemos: - omo o resultado deverá ser representado em 7 bits (ver b)), então o valor da variação de pressão pretendido são os 7 bits menos significativos do resultado da subtracção realizada acima: (-34) LEE - S 2/2 SG/J/J