6 Conversão Digital/Analógica

Transcrição

1 6 Conversão Digitl/Anlógic n Em muits plicções de processmento digitl de sinl (Digitl Signl Processing DSP), é necessário reconstruir o sinl nlógico pós o estágio de processmento digitl. Est tref é relizd por um conversor digitl pr nlógico (digitl to nlog converter DAC), que ceit um plvr digitl como entrd e converte- pr um tensão ou corrente nlógic. A plvr digitl pode ser presentd num grnde vriedde de códigos, sendo os mis usuis o binário puro e o deciml codificdo em binário (birry-coded-deciml BCD). Octávio Pásco Dis 6-1

2 Octávio Pásco Dis 6- EAPS - Curso de Engenhri Electrónic e de Computdores A síd, o, dos conversores D/A representdos ns figurs 6.1 e 6.3 pode ser dd pel expressão, R o )... ( = 6 Conversão Digitl/Anlógic (cont.) 6 Conversão Digitl/Anlógic (cont.) colocndo - em evidênci, R o = )... ( ou, R o )... ( = onde, os coeficientes representm plvr binári, podendo ssumir os vlores lógicos 0 ou 1, e tensão R é referênci de tensão do circuito.

3 Octávio Pásco Dis 6-3 EAPS - Curso de Engenhri Electrónic e de Computdores n O bit de mior peso (most significnt bit - MSB) corresponde o coeficiente -1, sendo su ponderção R /, e o bit de menor peso (lest significnt bit LSB) corresponde o coeficiente 0 que é ponderdo por R /. n Por exemplo pr um DAC de 4 bits tem-se, 6 Conversão Digitl/Anlógic (cont.) 6 Conversão Digitl/Anlógic (cont.) 16 ) 4 8 ( ) ( R o R o = = R R R R o =

4 Tipos de de DACs n O mercdo disponibiliz diversos tipos de DACs, sendo em seguid descrito o princípio de funcionmento de dois dos tipos mis utilizdos. DAC de de Entrds Ponderds n O método de conversão D/A de entrds ponderds us um rede de resistêncis cujos vlores são proporcionis os pesos dos bits de entrd do código binário. Octávio Pásco Dis 6-4

5 DAC de de Entrds Ponderds (cont.) A figur 6.1 mostr um DAC de entrds ponderds com bits. Os blocos S 0, S 1, S,...,S -1 representm comutdores electrónicos controldos pel plvr digitl de entrd. Por exemplo, qunto o bit MSB tem o vlor 1, o comutdor S -1 lig resistênci de 10 kω à tensão de referênci R =-10; inversmente, qundo o bit MSB tem o vlor lógico 0 o comutdor S -1 lig resistênci à linh de mss. O mplificdor opercionl ctu como um conversor corrente-tensão. Assumindo que o conversor d figur 6.1 tem 4 bits, e concretizndo situção, MSB=1 e os restntes bits 0, então corrente trvés d resistênci de 10 kω tem o vlor de 10/10 3 =1 ma, e ssim síd ssume o vlor de, o = ( 5 ) = 5 o = = do circuito expressão Octávio Pásco Dis 6-5 d gerl

6 DAC de de Entrds Ponderds (cont.) n É de relçr que precisão deste tipo de DACs depende criticmente (1) d precisão d tensão de referênci R, () d precisão ds resistêncis e (3) d perfeição dos comutdores, que são, usulmente, implementdos com MOSFETs. n Um desvntgem destes conversores consiste no fcto de que pr implementções com >4, s resistêncis utilizr presentm um gm de vrição de vlores muito lrg, entre menor e mior resistênci, o que implic dificulddes em mnter su precisão. Octávio Pásco Dis 6-6

7 DAC de de Entrds Ponderds (cont.) Figur 6.1 DAC de Entrds Ponderds. Octávio Pásco Dis 6-7

8 DAC de de Entrds Ponderds (cont.) n A figur 6. mostr um implementção possível pr um DAC de entrds ponderds com 4 bits. Figur 6. DAC de entrds ponderds, com 4 bits. Octávio Pásco Dis 6-8

9 DAC Escd de de Resistêncis R-R n A figur 6.3 mostr um implementção possível pr o conversor do tipo escd R-R. Em plicções que utilizm plvrs digitis com mis do que 4 bits, este tipo de conversor é mis utilizdo do que o de entrds ponderds. n A escd de resistêncis oper com um divisor de corrente e ssim, rzão entre resistêncis é mis critic do que o seu vlor bsoluto. n Por intermédio de um inspecção simples o circuito constt-se que qulquer dos nós vê resistênci de R quer olhe pr esquerd, pr direit ou n direcção do comutdor. Octávio Pásco Dis 6-9

10 DAC Escd de de Resistêncis R-R (cont.) Por exemplo o nó - vê à su direit um resistênci com o vlor R ligd em série com combinção em prlelo de dus resistêncis de R, e ssim, resistênci totl à direit do nó - é de RR=R. Fzendo est nálise à esquerd e à direit de qulquer dos nós obtém-se sempre este resultdo. Considerndo o nó -1 e ssumindo que o bit MSB tem o vlor lógico 1 ( comutdor ligdo - R ), resistênci vist pel fonte de tensão é de: (R(R//R))=3R, e ssim, tensão no nó -1 tem o vlor de, ( 1) R R R = R ( 1) = 3 R Octávio Pásco Dis 6-10

11 DAC Escd de de Resistêncis R-R (cont.) Ddo que o gnho do mplificdor, reltivmente o nó -1 é de, 3R R então o peso do MSB será, R 3R R o = ( ) o = 3 R Do mesmo modo, qundo o bit correspondente o nó - tiver o vlor binário 1, o vlor d tensão neste nó é de R /3, ms n entrd do mplificdor (nó -1 ), tensão é de, R R R ( 1) = ( 1) = 3 R R 3 Octávio Pásco Dis 6-11

12 DAC Escd de de Resistêncis R-R (cont.) logo, ( R 3R ) ( ) R o = o = 3 R 4 Atrvés de procedimentos idênticos pode concluir-se que síd, O, correspondente o bit do nó -3 tem o vlor de, R o( 3) = 8 e que pr o bit LSB se tem, R o ( LSB) = conclusões que são comptíveis com expressão gerl, 1 3 R o = ( ) Octávio Pásco Dis 6-1

13 DAC Escd de de Resistêncis R-R (cont.) Figur 6.3 DAC do tipo R-R. Octávio Pásco Dis 6-13

14 6. 6. Crcterístics de de Desempenho dos dos Conversores D/A D/A Descrevem-se em seguid s crcterístics estátics e dinâmics que constituem medids do desempenho dos conversores D/A, sendo lgums dels usulmente fornecidos pelos fbricntes. Octávio Pásco Dis 6-14

15 Crcterístics Estátics resolução A resolução (resolution) de um conversor D/A pode ser determind por intermédio d expressão, 1 resolução = onde, é o número de bits d entrd do DAC. Repre-se que o denomindor d frcção represent o número de degrus que sepr os níveis de codificção. Octávio Pásco Dis 6-15

16 resolução (cont.) A resolução pode tmbém ser express trvés d quntificção do degru d tensão de síd, isto é, resolução FS = 1 em que, FS é tensão de fim de escl (full-scle tension) do DAC, ou sej tensão máxim de síd do conversor. Deste modo, um DAC de 8 bits com tensão de fim de escl, FS =5, tem resolução de, 5 resolução = = 19, m Octávio Pásco Dis 6-16

17 precisão A precisão (ccurcy) de um ADC é um medid d diferenç entre tensão nlógic obtid n síd pr um dd plvr binári de entrd e o vlor teórico correspondente. A precisão depende de diversos prâmetros que crcterizm o desempenho do DAC nomedmente (1) o erro de quntificção, () o erro de offset, (3) o erro de gnho e (4) erro de lineridde. A precisão pode ser especificd como: (1) um percentgem d tensão de fim de escl do conversor (full-scle output tension - FS ) ou () um frcção do LSB. Octávio Pásco Dis 6-17

18 precisão (cont.) Por exemplo, se s especificções de um DAC de 8 bits indicm um tensão de fim de escl de 10 e um precisão de ±0,%, então o erro máximo pr qulquer vlor d tensão de síd será de 0,00 10,000=±0 m. Então pr um síd previst pr 5, tensão de síd estrá entre 4,980 e 5,00. Com referido, precisão de um DAC pode tmbém ser express com um frcção do LSB, sendo, neste cso, usulmente indicd como melhor do que ± 1/ LSB. Pr comprr especificção d precisão dd pel percentgem d tensão de fim de escl, com especificção dd pel frcção do LSB (por exemplo ±1/ LSB), pode determinr-se o vlor, em olts, de 0,5LSB e comprr este vlor com percentgem d tensão de fim de escl. Octávio Pásco Dis 6-18

19 precisão (cont.) Como exemplo de comprção entre ests dus forms de vlir precisão considere-se um conversor de 8 bits com FS =10. O LSB tem o vlor de, = 0,039 e ½ LSB terá o vlor de 0,039/=0,0195 0,0. Pode ssim, concluir-se que são equivlentes s especificções d precisão por ±1/ LSB ou por 0,%, pr um DAC de 8 bits com 10 de fim de escl. Octávio Pásco Dis 6-19

20 erro errode de quntificção Considere-se um DAC de 8 bits com FS =5. Pr este conversor cd um dos degrus d tensão nlógic d síd tem o vlor de 5/ 8-1=19,6 m. Assim, pr converter um plvr digitl que, teoricmente, desse origem 4, serim necessários 04,8 degrus de tensão. Ddo que os DACs não produzem frcções de degru, plvr digitl será representd por 05 degrus, o que corresponde 4,018 m, ou sej, 18 m de erro. Em gerl o erro de quntificção (quntiztion error) que result do número de degrus ser finito, é especificdo como menor do que ± ½ LSB. Octávio Pásco Dis 6-0

21 erro errode de desvio do do zero zero O erro de desvio do zero (offset error) vli o desvio entre o vlor d tensão nlógic de síd e o vlor zero, qundo o código digitl de entrd é 0, (figur 6.4). Figur 6.4 Crcterístic de síd com erro de desvio do zero. Octávio Pásco Dis 6-1

22 erro errono no gnho O erro no gnho (gin error) verific-se qundo o declive d crcterístic de trnsferênci estr cim (excesso de gnho) ou bixo (flt de gnho) do seu vlor teórico (figur 6.5). Figur 6.5 Crcterístic de síd com erro de gnho. Octávio Pásco Dis 6-

23 comportmento não-monotónico Diz-se que o DAC não tem um comportmento monotónico (nonmonoticity) qundo tensão de síd não ument (sempre) qundo o vlor d plvr digitl de entrd ument, ou não diminui (sempre) qundo o vlor digitl de entrd diminui (figur 6.6). Figur 6.6 Crcterístic de síd não-monotónic. Octávio Pásco Dis 6-3

24 não-lineriddes integrl e diferencil O erro de lineridde integrl ou não-lineridde integrl (integrl nonlinerity), é definido como diferenç máxim entre o vlor d tensão de síd e o vlor teórico correspondente à entrd digitl, isto é, mede o desvio d síd em relção à crcterístic de trnsferênci idel. Define-se erro de lineridde diferencil ou não-lineridde diferencil (differentil nonlinerity), como diferenç máxim entre dois vlores discretos consecutivos d tensão de síd do DAC e o vlor teórico do LSB. A figur 6.7 ilustr os conceitos ds não-lineriddes diferencil. integrl e Octávio Pásco Dis 6-4

25 não-lineriddes integrl e diferencil (cont.) Figur 6.7 Crcterístic de síd com não-lineriddes integrl e diferencil. Octávio Pásco Dis 6-5

26 Crcterístics Dinâmics tempo de de estbelecimento (settling time) time) O tempo de estbelecimento (settlig time t s ) de um conversor D/A é definido com o intervlo de tempo que decorre entre vrição de todos os bits 0 pr todos os bits 1 e estbilizção d tensão de síd, dentro do intervlo de ± ½ LSB (figur 6.8). Figur 6.8 Tempo de estbelecimento de um DAC. Octávio Pásco Dis 6-6

27 6. tempo 6. Crcterístics de de conversão ou de ou de velocidde Desempenho de de dos conversão dos Conversores (conversion D/A D/A (cont.) speed) O tempo de conversão ou velocidde de conversão (conversion speed) é o intervlo de tempo medido entre o instnte em que plvr digitl é vlidd n entrd do conversor, e o instnte em que o correspondente vlor nlógico é vliddo n síd. Octávio Pásco Dis 6-7

28 Exercício 6.1 Considere o DAC de entrds ponderds representdo n figur 6.9, e esboce su síd, v O, se forem plicdos n entrd os sinis representdos n figur A entrd D 0 é o bit menos significtivo (LSB) e D 3 o mis significtivo (MSB). Figur 6.9 DAC pr o exercício 6.1. Figur 6.10 Sinis de entrd pr o DAC do exercício 6.1. Octávio Pásco Dis 6-8

29 Solução: Figur 6.11 Crcterístic de síd do DAC d figur 6.9. Octávio Pásco Dis 6-9

30 Exercício 6. Identifique o tipo do DAC representdo n figur 6.10, e mostre que tensão nlógic de síd pode ser descrit pel expressão O = - (D 3 D -1 D 1 - D 0-3 ) R. A tensão de referênci, R, é plicd às entrds D 3 D 0, por intermédio de interruptores electrónicos. Figur 6.10 DAC do tipo R-R, de 4 bits, pr o exercício 6.. Octávio Pásco Dis 6-30