Prof. Luiz Marcelo Chiesse da Silva VHDL. 1.Histórico

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1 VHDL 1.Histórico A linguagem VHDL deve o seu desenvolvimento à necessidade de uma ferramenta de projeto e documentação padrão para o projeto VHSIC - Very High Speed Integrated Circuit, do Departamento de Defesa dos Estados Unidos da América (DARPA). No ano de 1981, esse departamento patrocinou um encontro de especialistas para discutir os métodos para a descrição de circuitos. Em 1983, este departamento definiu os requisitos de uma linguagem de descrição de circuitos-padrão. Ainda nesse mesmo ano, foi concedido à "IBM", "Texas" e "Intermetrics", um contrato para o desenvolvimento da linguagem e respectivas ferramentas. A padronização da linguagem pelo IEEE teve como base a versão 7.2. O processo foi auxiliado pela empresa "CLSI", contratada por um laboratório da Força Aérea dos Estados Unidos, em No ano de 1987, após revisões propostas por acadêmicos e representantes de indústrias e do governo dos Estados Unidos, surgiu o padrão IEEE Em 1993, uma nova versão da linguagem, denominada IEEE , foi aprovada pelo IEEE. As alterações introduzidas nessa nova versão não acrescentam características significativas para a síntese de circuitos, sendo as principais diferenças entre as versões relacionadas com o tratamento de arquivos. Convém observar nas ferramentas de EDA qual a versão para a qual uma descrição pode ser compilada. Para adicionar facilidades à linguagem, foram propostos dois padrões, o IEEE 1164 e IEEE O primeiro define o pacote "StdJogic_1164", e o segundo os pacotes Numeric_std e Numeric_bit. Um pacote em VHDL, ou "package", fornece um meio para definição de recursos de uso comum, como tipos de dados, funções,... O pacote padrão da linguagem define vários tipos de dados, baseados no tipo "bit", que possui correlação mais direta com um dado a ser manipulado por um circuito digital. Vetores, ou arrays, contendo elementos do tipo "bit", são também definidos. Como o tipo "bit" pode assumir apenas os valores "0" ou 1, limitando, em muitos casos, o modelamento, foi criado o padrão 1164, que cobre esta limitação definindo novos tipos de dados que permitem modelar condições de alta impedância, e casos em que mais de uma porta aciona um mesmo nó. Os novos tipos de dados definidos modelam também situações normalmente encontradas na simulação de um circuito digital, como, por exemplo, um nó não inicializado. O padrão visa auxiliar a síntese de circuitos, propondo novos tipos de dados e funções. Operações aritméticas, como soma e multiplicação, somente são definidas em tipos de dados inteiros ou reais. No padrão são definidas funções que realizam essas operações em tipos de dados no formato de vetores, oferecendo mais opções para o projetista, tendo em vista que qualquer tipo de dado é convertido para um conjunto de bits no circuito implementado 1.2 ASPECTOS GERAIS DA LINGUAGEM Como a linguagem VHDL suporta projetos com múltiplos níveis de hierarquia, a descrição pode consistir na interligação de outras descrições menores, a um código que representa o comportamento esperado do circuito. Esses estilos são denominados estrutural e comportamental, e podem ser mesclados em uma mesma descrição. A estrutura hierárquica e a opção de combinar diversos estilos de descrição facilitam a condução de projetos complexos que partem de um nível mais elevado para um nível mais baixo de especificação, conhecidos como top-down design. As ferramentas de síntese suportam descrições de diferentes estilos, desde que o nível de abstração seja moderado. Para a inferência correta das estruturas, as construções empregadas devem seguir modos preferenciais indicados pelos fabricantes das ferramentas. UTFPR Cornélio Procópio 1

2 Com exceção de regiões específicas no código, todos os comandos são executados concorrentemente. Isto significa que a ordem na apresentação dos comandos é irrelevante para o comportamento da descrição. A ocorrência de um evento em um sinal leva à execução de todos os comandos sensíveis àquele sinal, da mesma forma que, em um circuito, a mudança de um valor em um determinado nó afeta todas as entradas ligadas a esse ponto do circuito. A mudança de valor em "b" na Figura 1.2.1, por exemplo, leva à execução conjunta dos comandos contidos nas linhas 8 e 9. A ordem da avaliação dos comandos executada pelo simulador é irrelevante, e o resultado será sempre o mesmo. As operações internas executadas pela ferramenta de simulação, contudo, são efetuadas sequencialmente. Assim, o simulador necessita de um mecanismo interno para armazenar o resultado de cada comando, até que a avaliação de todos os comandos envolvidos tenha sido realizada. Além dos tipos estabelecidos no pacote padrão, é possível definir novos tipos. Conforme visto, o padrão 1164 contém tipos que modelam condições não encontradas nos tipos do pacote padrão, como de alta impedância e não inicializado. A definição de novos tipos pode ser empregada, por exemplo, na representação dos estados de uma máquina. Neste caso, pode ser criada uma correspondência mais natural entre o estado da máquina e a maneira como ele é representado no código. Naturalmente, no processo de síntese é atribuída uma codificação binária para cada estado. O procedimento de teste de uma descrição pode ser comandado por outro código VHDL. Estímulos de teste podem ser definidos para comparar a correspondência entre o circuito descrito e a especificação do projeto. Uma vez disponível a estimativa de temporização do circuito sintetizado, o código de teste pode verificar se restrições como hold time e set-up time foram satisfeitas. Operações com arquivos são possíveis, mas demasiadamente abstratas para serem empregadas na síntese, sendo empregadas em códigos que objetivam o teste de outras descrições. Na linguagem VHDL não é feita nenhuma distinção entre comandos empregando caracteres maiúsculos ou minúsculos, como ocorre, por exemplo, na linguagem C. Os comentários se iniciam após dois hifens seguidos, "-", e terminam no final da linha. Devido a sua potencialidade, a linguagem VHDL é complexa, e muitas vezes de difícil entendimento, dadas as inúmeras opções para modelar o comportamento de um mesmo circuito. Entretanto, o entendimento de um pequeno número de comandos, suficiente para o modelamento de estruturas medianamente complexas, pode ser rapidamente atingido. A necessidade de projetos mais complexos encaminha à procura por novos comandos levando à uma maior compreensão das opções da linguagem. 1.3 SÍNTESE DE CIRCUITOS A linguagem VHDL não foi originalmente concebida para a síntese de circuitos digitais; assim, nem todas as construções definidas são suportadas pelas ferramentas de síntese. As limitações devem-se à falta de correspondência da construção com um circuito digital, à impossibilidade da síntese com precisão, ou à falta de detalhamento para uma síntese direta. Essas limitações não devem ser consideradas como um problema da ferramenta de síntese ou da linguagem, mas sim uma falha na própria descrição que está por demais afastada de um circuito real. Um projetista pode propor na descrição, por exemplo, um elemento de memória sensível junto à borda de descida como à borda de subida de um sinal de relógio. Do ponto de vista de um simulador VHDL, a descrição pode ser simulada com sucesso; entretanto, a ferramenta de síntese poderá não sintetizar a descrição por falta de um elemento desse tipo no mundo físico. Uma multiplicação de dois valores reais é permitida pela linguagem; na prática, seria necessária uma UTFPR Cornélio Procópio 2

3 unidade de multiplicação de ponto flutuante, que é, certamente, muito complexa. Outro exemplo é a inclusão de uma cláusula de atraso em um sinal. Esse recurso é útil para o modelamento de um circuito real; contudo, se o funcionamento do circuito depende de um valor específico de tempo, a descrição não é sintetizada corretamente. A impossibilidade de gerar atrasos em um circuito digital sem o auxílio de uma base de tempo leva as ferramentas de síntese a ignorar esses comandos. Os três passos em um projeto empregando uma linguagem de descrição de circuitos são apresentados na figura A partir da especificação de um projeto, é gerada uma descrição VHDL, que é submetida a um simulador para a verificação da correspondência entre a especificação e o código. A mesma descrição é interpretada por uma ferramenta de síntese que infere as estruturas necessárias para um circuito que corresponda à descrição. O resultado desta etapa é um arquivo contendo uma rede de ligações de elementos básicos disponíveis na tecnologia do dispositivo empregado. Este arquivo contendo a rede de ligações é a base de dados para a ferramenta que realiza o posicionamento e a interligação dos componentes, place and route. A saída da ferramenta de posicionamento e interligação é um arquivo que contém os dados necessários para a confecção do dispositivo. A etapa de elaboração da descrição é ilustrada na Figura Como a linguagem VHDL permite descrever um mesmo circuito com diversos graus de abstração, o código gerado inicialmente pode conter estruturas por demais abstratas que não permitem a síntese direta. Um processo iterativo de simulações e detalhamento dos elementos da estrutura é executado até ser atingida uma descrição que permita a síntese, e até que as simulações assegurem a equivalência entre a especificação do projeto e a descrição proposta. Uma vez completa a descrição, dá-se início ao processo de síntese (ver Figura 1.3.3). A ferramenta de síntese, após a verificação de erros de sintaxe, executa o processo de inferência e interligação das estruturas necessárias para o circuito a ser gerado a partir da descrição. Nesta etapa, é gerado um circuito no nível RTL Register Transfer Level, empregando primitivas disponíveis na ferramenta, como comparadores, somadores, registradores e portas lógicas. O circuito gerado nesta etapa não está associado a nenhuma tecnologia de fabricação em particular, e não está, necessariamente, otimizado. A próxima etapa do processo de síntese é a geração de um novo circuito a partir da estrutura no nível RTL. A diferença entre os dois circuitos consiste nos elementos utilizados, enquanto no nível RTL são empregadas primitivas genéricas da ferramenta; nesta etapa, o circuito contém unicamente elementos disponíveis na tecnologia empregada para a fabricação. Assim, é necessário especificar o dispositivo empregado para a realização desta etapa. Muitas vezes a ferramenta pode lançar mão de informações adicionais, fornecidas pelo fabricante do dispositivo, que levam a síntese mais eficiente de módulos específicos para realizar operações aritméticas, contadores,.... Uma minimização é considerada nesta etapa e considera dois parâmetros geralmente conflitantes: otimização de custo e otimização para velocidade. 2.Compilação e síntese de circuitos em VHDL no ISE Xilinx: Criar um novo projeto no ISE: UTFPR Cornélio Procópio 3

4 Definir o nome, local e diretório de trabalho do projeto, definindo o seu tipo de código fonte como HDL: Definir o tipo de dispositivo de lógica reconfigurável e a linguagem preferencial como VHDL: UTFPR Cornélio Procópio 4

5 Finalizar o projeto: Criar um novo arquivo do tipo texto: UTFPR Cornélio Procópio 5

6 Salvar o arquivo como o tipo VHDL: UTFPR Cornélio Procópio 6

7 UTFPR Cornélio Procópio 7

8 Adicionar o arquivo criado ao projeto: UTFPR Cornélio Procópio 8

9 2. Estrutura geral de um código em linguagem de descrição de hardware VHDL: -- Uma linha de comentário é iniciada com dois traços A entidade de projeto representa em VHDL a descrição do circuito digital a ser desenvolvido, -- sendo composta pela declaração da entidade e arquitetura da entidade -- A declaração de entidade é a parte inicial da descrição do circuito, definindo as entradas e saídas do circuito digital e -- os dados a serem utilizados internamente no circuito, como constantes e variáveis entity entidade is generic (n : integer :=5); port ( a,b : in bit; UTFPR Cornélio Procópio 9

10 end entidade; c,d : in boolean; e,f : in integer; g,h : in natural; I,j : in positive; k,l : in real; m,n : in character; o,p : in time; q,r : in bit_vector (3 downto 0); s,t : in bit_vector(3 to 0); e,f : buffer tipo_3; g,h : inout tipo_4); -- A arquitetura de uma entidade define o circuito de processamento dos dados definidos anteriormente na declaração da -- entidade architecture arquitetura of entidade is -- Declaração dos objetos de dados, suas classes e seus tipos constant constante_1 : bit; constant constante_2 : integer :=2; variable variavel_1 : boolean; variable variavel_2 : natural :=10; signal sinal_1 : integer; signal sinal_2 : integer :=3; -- Início da descrição do circuito de processamento begin end arquitetura; A estrutura geral de uma descrição de circuito digital em linguagem VHDL é dada pela declaração da entidade (entity) e pela arquitetura (architecture) desta entidade, que descreve o circuito propriamente dito. A cláusula generic na declaração da entidade descreve informações estáticas para a entidade, e a cláusula ports define as entradas e saídas do circuito definido pela entidade. Há quatro modos possíveis para uma porta: - in; - out; - buffer; - inout; Os modos in define uma entrada do circuito, out determina uma saída do circuito, o buffer define uma saída que funciona como uma variável do circuito, i.e., cujo valor pode ser modificado pelo processamento interno do circuito, e o modo inout define um mesmo port que pode funcionar como entrada e saída (bidirecional). Cada port criado possui um tipo específico para sua dimensão (número de bits utilizado), pois é tratado como um objeto na descrição do circuito. Os tipos possíveis para os ports são bit, boolean, integer, vector_bit 1. Cláusulas de declaração da entidade: 1.1. Generic Valores de constantes utilizadas no circuito. UTFPR Cornélio Procópio 10

11 Exemplo: Entity generico is generic (a : constant:=2; b : integer); port (c : in integer; saida : out bit); end generico; Architecture funcionamento of generico is saida <= (c + a - b); End funcionamento; 1.2. Port Tipos de Ports: - IN Define os Ports de entrada, sendo equivalentes às interfaces de entrada da entidade, como os pinos de entrada de um circuito digital. Entity portas is port (e0, e1, e2, e3 : in bit; saida : out bit); end portas; Architecture funcionamento of portas is saida <= (e0 and e1 and not e2) or (e1 and not e2 and e3); End funcionamento; - OUT Define o Port como uma saída, como a interface de saída com outras entidades, equivalente aos pinos de saída do circuito digital. Entity portas is port (e0, e1 : in bit; s0, s1 : in bit; saida1, saida2 : out bit); end portas; Architecture funcionamento of portas is saida1 <= (e0 and not s0); saida2 <= (e1 or s1); End funcionamento; - BUFFER Tipo de port de saída cujo valor possui armazenamento dentro da arquitetura da entidade. Equivalente a uma variável de saída cujo valor pode ser modificado diretamente pela arquitetura da entidade. Entity portas is port (e0, e1 : in bit; s0, s1 : in bit; UTFPR Cornélio Procópio 11

12 end portas; saida1, saida2 : buffer bit); Architecture funcionamento of portas is saida1 <= (e0 and not s0); saida2 <= (e1 or s1); End funcionamento; - INOUT Port de saída da entidade equivalente a pinos de comunicação bidirecional de um circuito digital. Os circuitos no qual a entidade será conectada devem possuir um pino bidirecional a ser conectado ao pino definido por este tipo de port. Entity portas is port (e0, e1 : in bit; s0, s1 : in bit; e_s1, e_s2 : inout bit); end portas; 2. Classe de Objetos: - Constant - Variable - Signal - File Architecture funcionamento of portas is saida1 <= (e0 and not s0); saida2 <= (e1 or s1); End funcionamento; 3. Tipos de Dados: 3.1. Tipos escalares Tipo Valores possíveis Exemplos Bit 1,0 (1 bit) Boolean true, false (1 bit) Character caracteres da tabela ASCII (16 bits) Integer x = x (64 bits) 123, 8#173#, 16#7B#, 2#11_11_011# Natural 0 x = 0 x (32 bits) 123, 8#173#, 16#7B#, Positive 1 x = 1 x (32 bits) 2#11_11_011# Real -3,65x10 47 x 3,65x10 47 = x 1.23, 1.23E+2, #7.BE+1 Time fs, ps, ns, us, ms, sec, min, hr 1 us, 3 ps, 100 fs 3.2. Tipos Compostos Tipo Valores possíveis Exemplos Bit_Vector 1, , B 10_10, O 12, X A String caracter text, aspas duplas 3.3. Definição de novos tipos - Utiliza a definição TYPE 4. Operadores UTFPR Cornélio Procópio 12

13 Classe Operadores Lógicos and operação lógica E or operação lógica OU nand operação lógica Não E nor operação lógica Não OU xor operação lógica OU Exclusivo xnor operação lógica Não Ou Exclusivo ( OU Inclusivo) Relacionais = - operador relacional de igualdade /= - operador relacional de desigualdade < - operador relacional menor <= - operador relacional menor ou igual > - operador relacional maior >= - operador relacional maior ou igual Deslocamento sll - operador de deslocamento lógico à esquerda (o último bit é preenchido com zero) srl - operador lógico de deslocamento à direita (o último bit é preenchido com zero) sla - operador aritmético de deslocamento à esquerda (repete o último bit deslocado) sra - operador aritmético de deslocamento à direita (repete o último bit deslocado) rol - operador de rotação à esquerda ror - operador de rotação à direita Adição + - operador matemático de soma - - operador matemático de subtração & - operador de concatenação Sinal Multiplicação * - operador aritmético de multiplicação / - operador aritmético de divisão mod operador aritmético módulo rem resto da operação de divisão Outros ** - operador de exponenciação abs operador de valor absoluto not - 5. Comandos 5.1. Atribuição - <= A atribuição de um valor para um sinal é efetuada pelo delimitador <=. Observa-se que não se trata do operador relacional menor ou igual, mas da simbologia de uma seta apontando para a esquerda, indicando que o valor à esquerda do delimitador será atribuído ao sinal indicado à direita. Entity selecionar is port (e0, e1, e2, e3 : in bit; UTFPR Cornélio Procópio 13

14 end selecionar; s0, s1 : in bit; saida : out bit); Architecture selecionando of selecionar is saida <= (e0 and not s0 and not s1) or (e1 and not s0 and s1) or (e2 and s0 and not s1) or (e3 and s0 and s1); End selecionando; 5.2. When...Else - O valor de uma expressão é atribuído a um sinal de destino de acordo com uma lista de opções, sendo atribuído o valor da primeira opção verdadeira da lista. Entity selecionar is port (e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is saida <= e0 and e1 WHEN expressao=0 ELSE e1 WHEN expressao=1 or expressao=2 ELSE e2 or e0 WHEN expressao=12 ELSE e3; End selecionando; 5.3. With Select - O valor de uma expressão é atribuído a um sinal de destino de acordo com uma lista de opções, todas consideradas pelo comando e mutuamente exclusivas. Entity selecionar is port (e : in integer; e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is WITH e SELECT saida <= e0 and e1 WHEN 0, e1 WHEN 1, End selecionando; e2 or e0 WHEN 12, e3 WHEN OTHERS; 5.4. Block - Utilizado para organizar o código em blocos para facilidade de geração do código fonte. Entity selecionar is port (e0, e1, e2, e3 : in bit; UTFPR Cornélio Procópio 14

15 end selecionar; saida : out bit); Architecture selecionando of selecionar is signal global : bit_vector(0 to 1); abc: block end block abc; def: begin ot <= e0 WHEN global = 00 else e1 WHEN global = 01 else e2 WHEN global = 10 else e3; block signal interno_def : bit_vector(0 to 1); with sel select interno_def <= 00 when 0, 01 when 1, 10 when 2, 11 when others; Global <= End block_def; End selecionando; interno_def; 5.5. Process - Define um trecho de código de comandos sequenciais, sendo composto de duas partes: a declaração e os comandos sequenciais. A primeira parte define a declaração de tipos, subtipos, constantes, variáveis,... (sinais não são permitidos), e a segunda define o trecho de comandos sequenciais para uma parte ou para toda a descrição. Um rótulo pode definir um comando PROCESS que pode ser seguido por uma lista de sensibilidade. Esta lista define sinais cuja mudança em seus valores irá executar o processo. Entity selecionar is port (e, e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is WITH e SELECT saida <= e0 and e1 WHEN 0 e1 WHEN 1 or 2 e2 or e0 WHEN 12 UTFPR Cornélio Procópio 15

16 End selecionando; e3 WHEN OTHERS; 5.6. Unaffected - Atribui um valor a um sinal, mas não modifica este valor do mesmo. Utilizada em comandos ou expressões em que é necessária uma atribuição de valor. Entity n_afeta is port (sel : bit_vector(1 downto 0); saida0, saida1 : buffer bit); end n_afeta; Architecture funcionamento of n_afeta is WITH e SELECT Saida1 <= e0 and e1 WHEN 0 e1 WHEN 1 or 2 End funcionamento; e2 or e0 WHEN 12 UNAFFECTED WHEN OTHERS; 5.7. If Then Else - The if keyword is a sequential statement used for describing conditional logic, The condition expression of an if statement must be a Boolean logic expression (meaning that it must evaluate to a True or False value). If statements are sequential, and may only be used in processes, procedures or functions. Entity selecionar is port (e, e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is WITH e SELECT saida <= e0 and e1 WHEN 0 e1 WHEN 1 or 2 End selecionando; e2 or e0 WHEN 12 e3 WHEN OTHERS; 5.8. Case When - O valor de uma expressão é atribuído a um sinal de destino de acordo com uma lista de opções, todas consideradas pelo comando e mutuamente exclusivas. Case é uma instrução sequencial utilizada dentro de um processo, procedimento ou função que seleciona e executa uma sequência de comandos entre uma lista de alternativas, com base no valor de uma determinada expressão. A expressão deve ser do tipo discreto ou matriz unidimensional. Uma declaração case inclui: (1) a palavra reservada "case", (2) a expressão a ser avaliada, (3) a palavra reservada "is", UTFPR Cornélio Procópio 16

17 (4) a palavra reservada "when", seguida de uma escolha e seqüência de instruções a ser executada se a expressão avaliada foi escolhida, (5) opcionalmente, subsequente when" declarações semelhantes a ( 4 ), (6) opcionalmente, as palavras reservadas "when others", seguido pela seqüência de instruções a serem executadas se a expressão for avaliada com qualquer outro valor que não os especificados nas declarações acima, (7) as palavras reservadas "end case". Como esta instrução escolhe apenas uma alternativa para a execução, todos os valores possíveis para a expressão devem ser cobertos de declarações "when". Uma declaração case se distingue de uma cadeia de declarações if-then-else em que nenhuma prioridade é implícita para as condições especificadas. Entity selecionar is port (e, e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is WITH e SELECT saida <= e0 and e1 WHEN 0 e1 WHEN 1 or 2 End selecionando; e2 or e0 WHEN 12 e3 WHEN OTHERS; 5.9. Wait - Utilizado para suspender temporariamente o processo até que: (1) um determinado momento passou ("wait" seguido de uma expressão de tempo); (2) ou uma condição especificada for atendida ("wait until", seguida por uma expressão booleana); (3) ou um evento que afeta um ou mais sinais ("wait" seguido de uma lista de sensibilidade que especifica os sinais em cada um dos quais um evento deve ocorrer antes da transformação continua). Quando uma instrução de espera é utilizada dentro de um processo, o processo não deve incluir uma lista de sensibilidade. Exemplo: Entity selecionar is port (e, e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is WITH e SELECT saida <= e0 and e1 WHEN 0 e1 WHEN 1 or 2 End selecionando; e2 or e0 WHEN 12 e3 WHEN OTHERS; UTFPR Cornélio Procópio 17

18 5.10. Null - Nulo é uma afirmação que não executa nenhuma ação. A declaração nulo pode ser usado em situações em que é necessário especificar explicitamente que nenhuma ação é necessária. Por exemplo, uma declaração nulo pode ser útil em um comunicado caso em que todas as alternativas devem ser especificados, mas onde pode ser necessária nenhuma ação para algumas alternativas. Exemplo: D1 <= 0 ; -- Default values... Strobe <= 0 ; Rdy <= 0 ; case current_state is when S0 => D1 <= 1 ; when S1 => Strobe <= 1 ; when S2 => Rdy <= 1 ; when others => null; end case; After - Utilizada em instruções de atribuição de sinal para indicar um valor de atraso antes da atribuição do sinal ocorrer. A instrução de atribuição de sinal que contém esta cláusula inclui, nesta ordem, o nome do objeto de sinal, o símbolo de atribuição de sinal reservado "<=", a palavra-chave "transport" (opcional), uma expressão que especifica o valor a ser atribuído ao sinal, a palavra reservada "after", e o valor do atraso (do tipo "time") após o qual a atribuição de sinal será efetuada. Se a cláusula after não está presente na declaração de atribuição de um sinal, é assumida uma cláusula implícita "after 0 ns". Clk <= not Clk after 50 ns;... Waveform <= transport 1 after 100 ps; Transport - Especificar um atraso não-inercial em uma instrução de atribuição de sinal. Waveform <= transport 1 after 10 ns; Componentes - Definir a interface para uma entidade de nível inferior. O componente pode ser incluído numa declaração de instanciação incluída no corpo de uma arquitetura, permitindo a uma entidade ser usada como parte de outra entidade. A declaração de componente deve ser inserida na seção de declaração da arquitetura, ou em um pacote visível para a arquitetura. Exemplo: component my_adder port(a,b,cin: in std_ulogic; Sum,Cout: out std_ulogic); end component; Generate UTFPR Cornélio Procópio 18

19 Usada para gerar uma das seguintes opções: (1) replicar um conjunto de demonstrações simultâneas (uma para geração); (2) executar seletivamente um conjunto de instruções simultâneas se uma condição especificada é cumprida (if generate). Para replicar um conjunto de instruções simultâneas deve-se seguir esta ordem: (a) um marcador para a geração, seguido pela palavra reservada "for", seguido por uma especificação de parâmetros; (b) a palavra reservada "generate", (c) as declarações simultâneas a serem replicadas; (d) as palavras reservadas "end generate". Para executar seletivamente um conjunto de instruções simultanemente inclui esta ordem: (a) um rótulo para o generate seguido da palavra reservada "if" e sua condição; (b) a palavra reservada "generate"; (c) as declarações simultâneas a serem executadas se a condição apresentada em (a) é verdadeira; (d) as palavras reservadas "end generate". Exemplo: G: for I in 0 to (WIDTH - 2) generate -- This generate statement creates the first -- XOR gate in the series... G0: if I = 0 generate X0: xor2 port map(a => D(0), B => D(1), Y => p(0)); end generate G0; -- This generate statement creates the middle -- XOR gates in the series... G1: if I > 0 and I < (WIDTH - 2) generate X0: xor2 port map(a => p(i-1), B => D(i+1), Y => p(i)); end generate G1; -- This generate statement creates the last -- XOR gate in the series... G2: if I = (WIDTH - 2) generate X0: xor2 port map(a => p(i-1), B => D(i+1), Y => ODD); end generate G2; end generate G; Loop - Executa uma série de instruções seqüenciais várias vezes, e pode incluir uma declaração "while" ou um for. As declarações loop devem incluir, nesta ordem: (a) um rótulo opcional; (b) a palavra reservada "while" seguida da condição de controle de execução da série de declarações seqüenciais dentro do loop, seguido da palavra reservada "loop"; (c) a série de declarações seqüenciais a ser executada se a condição em (b) é verdadeira; (d) as palavras reservadas "end loop" seguida de um rótulo opcional (deve ser o mesmo que o utilizado no item a). Exemplo: while ( I < DBUS'length ) loop... I: I + = 1 ; end loop; UTFPR Cornélio Procópio 19

20 Uma declaração loop utilizando o "for" inclui: (a) um rótulo opcional; (b) a palavra reservada "for", seguida de uma especificação de parâmetro e da palavra "loop"; (c) a série de instruções sequenciais a ser executada para os exemplos definidos na especificação de parâmetros em (b); (d) as palavras reservadas "end loop", seguido do rótulo opcional do item ( a). Exemplo: for I in 0 to DBUS length - 1 loop... end loop; Uma declaração de loop sem esquema de iteração inclui: (a) um rótulo de loop opcional; (b) a palavra reservada "loop"; (c) a série de instruções sequenciais para ser executada; (d) as palavras reservadas "end loop" seguido do rótulo de loop opcional (o mesmo que o rótulo definido no item a). Uma declaração de loop sem esquema de iteração continua sua execução até que alguma ação de parada. Isso pode ser feito usando uma declaração "exit", "next", ou "return" dentro do loop. Exemplo: loop exit when I = DBUS length; I := I + 1; end loop; Next - Declaração permitida dentro de um loop que faz com que a iteração atual seja encerrada e reinicia o loop nos ciclos do início da próxima iteração. A declaração seguinte inclui a palavra reservada "next", um rótulo opcional (que deve ser o mesmo do circuito em que a próxima instrução ocorre) e opcionalmente a palavra reservada "when" seguida por uma condição que, quando verdadeira, faz com que a declaração "next" seja executada. Se o "when" não for incluído, a próxima declaração "next" é executada Exit - Declaração seqüencial usada em um loop encerrando sua execução. Uma instrução exit só pode ser utilizada em um loop e pode incluir uma condição while opcional. Uma instrução exit inclui a palavra reservada "exit", um rótulo opcional identificador do loop (se nenhum identificador é fornecido, a declaração exit é aplicada ao loop em que ocorre) e opcionalmente a palavra reservada "when" seguida da condição a ser executada. Exemplo: for idx in vectors range loop apply_vector(vec(idx)); wait for PERIOD; if done = 1 then exit; end if; end loop; UTFPR Cornélio Procópio 20

21 6. Subprogramas 6.1. Função - A instrução de função define um grupo de instruções seqüenciais que retornam um único valor. A especificação da função inclui a palavra reservada function seguida do nome da função, uma lista de parâmetros (que só pode incluir constantes e objetos de sinal, e todos devem ser do modo in), a palavra reservada "return" e o tipo do valor a ser retornado pela função. Exemplo: function to_unsigned (a: std_ulogic_vector) return integer is alias av : std_ulogic_vector (1 to a'length) is a; variable ret,d : integer; begin d := 1; ret := 0; for i in a'length downto 1 loop if (av(i) = '1') then ret := ret + d; end if; d := d * 2; end loop; return ret; end to_unsigned; 6.2. Procedimento - Um procedimento é um grupo de instruções sequenciais a ser executado quando o procedimento é chamado. Um procedimento não tem um valor de retorno, mas em vez disso pode retornar qualquer número de valores (ou nenhum valor) via lista de parâmetros. Parâmetros de um procedimento possuem um modo ao qual estão associados (por exemplo, in, out, inout). Os valores são retornados usando o modo out ou modo inout. A especificação do procedimento inclui a palavra reservada "procedure", o nome do procedimento, e uma lista de parâmetros do processo (que podem ser constantes, sinais ou variáveis, cada uma com modos que podem ser in, out, ou inout). Exemplo: procedure dff (signal Clk,Rst,D; in std_ulogic; signal Q: out std_ulogic) is begin if Rst <= 1 then Q <= 0 ; elsif rising_edge(clk) then Q <= D; end if; end procedure; 7. Bibliotecas e Pacotes 7.1. Bibliotecas - O valor de uma expressão é atribuído a um sinal de destino de acordo com uma lista de opções, todas consideradas pelo comando e mutuamente exclusivas. UTFPR Cornélio Procópio 21

22 Entity selecionar is port (e, e0, e1, e2, e3 : in bit; saida : out bit); end selecionar; Architecture selecionando of selecionar is WITH e SELECT saida <= e0 and e1 WHEN 0 e1 WHEN 1 or 2 End selecionando; e2 or e0 WHEN 12 e3 WHEN OTHERS; 7.2. Pacotes - The package keyword specifies a set of declarations which can include the following items: aliases, attributes, components, constants, files, functions, types, and subtypes. A package declaration can also include attribute specifications, disconnection specifications, and use clauses. By grouping common declarations in a package declaration, the package declaration can be imported and used in other design units. Example package conversions is function to_unsigned (a: std_ulogic_vector) return integer; function to_vector (size: integer; num: integer) return std_ulogic_vector; end conversions; ABS ACCESS AFTER ALIAS ALL AND ARCHITECTURE ARRAY ASSERT ATTRIBUTE BEGIN BLOCK BODY BUFFER BUS CASE COMPONENT CONFIGURATION CONSTANT DISCONNENT DOWNTO ELSE ELSIF END END BLOCK END CASE END COMPONENT END FOR END GENERATE END IF END LOOP END PROCESS END RECORD END UNITS ENTITY EXIT FILE FOR FUNCTION GENERATE GENERIC GENERIC MAP GROUP GUARDED IF IMPURE IN INERTIAL INOUT IS LABEL LIBRARY LINKAGE LITERAL LOOP MAP MOD NAND NEW NEXT NOR NULL OF ON OPEN OR OTHERS OUT PACKAGE PACKAGE BODY PORT PORT MAP POSTPONED PROCEDURE PROCESS PURE RANGE RECORD REGISTER REJECT REM REPORT RETURN ROL ROR SELECT SEVERITY SIGNAL SLA SLL SRA SRL UTFPR Cornélio Procópio 22

23 SUBTYPE THEN TO TRANSPORT TYPE UNAFFECTED UNITS UNTIL USE VARIABLE WAIT WHEN WHILE WITH XNOR XOR Referências: - D AMORE, ROBERTO. VHDL Descrição e Síntese de Circuitos Digitais. 2 a ed. LTC, UTFPR Cornélio Procópio 23