Receptor UHF Integrado para Futuros Satélites do SBCD. Vincent Bourguet Lab. de Microeletrônica e Sistemas Embarcados DEE/UFRN

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1 Receptor UHF Integrado para Futuros Satélites do SBCD Vincent Bourguet Lab. de Microeletrônica e Sistemas Embarcados DEE/UFRN Workshop CONASAT 15/10/2014

2 Roteiro Introdução Proposta e Metodologia Especificações do receptor: Nível Sistema Nível Circuito Conclusão 2

3 Roteiro Introdução Proposta e Metodologia Especificações do receptor: Nível Sistema Nível Circuito Conclusão 3

4 Mo<vações Propor soluções em prol da redução do tamanho dos satélites de CD Nano/Pico- satélite (CONASAT) Carga úhl de CD em todo satélite Brasileiro. Possibilitar novas aplicações Rastreio de barcos pesqueiros (PREPS) Rastreio de cargas sensíveis e perigosas Processamento/Armazenamento 4

5 Mo<vações Propor soluções em prol da redução do tamanho dos satélites de CD Nano/Pico- satélite (CONASAT) Carga úhl de CD em todo satélite Brasileiro. Novas Aplicações Rastreio de barcos pesqueiros (PREPS) Rastreio de cargas sensíveis e perigosas Processamento/Armazenamento 5

6 Obje<vos Deste Projeto Front-End Cond. ADC DSP MEM Back-End Front- end integrado Nova arquitetura. Tecnologia CMOS: Acesso através do CMP ST 130nm 2200 /mm 2 - f T =80 GHz CompaSbilidade com os protocolos ARGOS- 3 Maior banda a ser considerada. 6

7 Equipe CRN: Coordenação Manoel J. M. de Carvalho Márcia Barros Cond. Front-End ADC uees Lab (UFRN): Condicionamento Prof. Vincent Bourguet / R. De Lima (UFBA) LNA, Misturadores, PLL LIP6- SoC Lab (Paris 6): ADC ΣΔ Complexo Prof. Hassan Aboushady 7

8 Roteiro Introdução Proposta e Metodologia Especificações do receptor: Nível Sistema Nível Circuito Conclusão 8

9 Arquitetura Baixa- IF Proposta UHF antenna I DSP Switch Bandpass Filter Balun LNA 0 π/2 LO Complex Bandpass" Continuous -TIme " ΣΔ ADC" DecimaHon Channel SelecHon DemodulaHon IR Q Chip J Tamanho, Peso, Consumo. L Arquitetura original Projeto from scratch L Ganho/NF L Rejeição da imagem Matching I/Q 9

10 Fluxo de Projeto UHF Receiver ADS System- Level LNA + Mixers ΣΔ & PLL Architectures Matlab Circuits Design (UHF Front-End, PLL, ΣΔ, Receiver) Eldo Circuit- Level Circuits Layout (UHF Front-End, PLL, ΣΔ, Receiver) Virtuoso/Calibre/ StarRCXT/Eldo Packaging & PCB Layout Orcad Real World- Level Test & Measurements (UHF Front-End, PLL, ΣΔ, Receiver) Instruments 10

11 Roteiro Introdução Proposta e Metodologia Especificações do receptor: Nível Sistema Nível Circuito Conclusão 11

12 Especificações Uplink SBCD/ARGOS3 24 khz 120 khz... INPE INPE 2 INPE 3 INPE khz f (MHz)... 5 khz Argos HD Argos 3 - NG and STD (LD) khz f (MHz) Parameters SCBD ARGOS- 3 STD ARGOS- 3 NG ARGOS- 3 HD SensiHvity dbm dbm dbm dbm Max Power - 98 dbm dbm dbm dbm Carrier MHz MHz MHz MHz Rx Bandwidth 120 khz 80 khz 80 khz 30 khz Bit Rate 400 bps 400 bps 400 bps 4800 bps Coding Manchest. NRZ Manchest. NRZ Conv. (7,½) Conv. (7,¾) Chips Rate 800 cps 800 cps 800 cps 6400 cps ModulaHon PCM/PM/±60 BPSK QPSK GMSK Bandwidth 1.0 khz 1.0 khz 0.5 khz 4.8 khz 12

13 Cálculo das Especificações ARGOS3-HD ADC input P sig,max (- 5.2 dbm) I LNA input LNA 0 π/2 LO Complex Bandpass" Continuous -TIme " ΣΔ ADC" P sig,max (- 45.3dBm) P blk,max (- 85 dbm) Gain 41 db SNR out =9.7 db P sig,min ( dbm) SNR ADC =98.1 db Q Chip P sig,min ( dbm) P noise,max ( dbm) Margem=10.0 db SNR in =16.2 db Gain + NF 41 db db P noise,max ( dbm) Resolution SNR Reference Level Quantization Noise Power Center Frequency 16 bits 98.1 db -5.2 dbm dbm 22 MHz Desprezar ruído de quansficação Margem de 10dB Determinar SNR out Especificação de BER (10-5 ) Esquema de modulação Linearidade ICP 1dB : Faixa dinámica do ADC 13

14 Especificações do Receptor 41.0 IF escolhida: Mhz Próxima da frequência central do ADC PLL N- inteira com relógio atómico já em uso no INPE Aliasing dos bloqueadores aceitável Required Noise Figure - NF (db) NF = 4.0 db L(Δf) = dbc/hz Required LO Phase Noise khz (dbc/hz) 14

15 Roteiro Introdução Proposta e Metodologia Especificações do receptor: Nível Sistema Nível Circuito Conclusão 15

16 Amplificador de Baixo Ruído (LNA) Principal responsável pelo ganho e pela NF 3 estágios 1º estágio críhco (NF/Z in ) Parâmetro 1º est. 2º est. 3º est. LNA Ganho (db) NF (db) S11 (db) S22 (db) V DD 1 st Stage 2 nd and 3 rd Stages V DD LNA out+ V DD V DD LNA out+ V bias LNA out- V bias LNA out- UHF + UHF + C ex C ex UHF - I BIAS,LNA1 UHF - I BIAS,LNA1 16

17 LNA: Layout 17

18 Misturadores ASvo Ganho NF 3 estágios Amplif. G m Chaveamento Buffer Parâmetro Valor Ganho (db) 4.2 NF (db) 12 db IIP3 (dbm) - 3 LO- RF Feedthrough (db) LO- IF Feedthrough (db)

19 Amplificador G m : Layout 19

20 Oscilador Local (PLL) Arquitetura N- Inteira Uma frequência só a ser gerada... f LO =420 MHz Relógio atómico 10 MHz. Quadratura a parsr de 2.f LO Divisor de frequência na saída IF = MHz off- chip Referência: CSAC SA.45s Quantum Detector de Fase Frequência Bomba de Carga off- chip Filtro de Malha VCO f OSC = 840 MHz 2 f LO I Q = 420 MHz 84 20

21 PLL: Layout Bomba de carga VCO Divisor I/Q 21

22 ADC Sigma- Delta Passa- Banda Complexo Analog Digital 0 LNA 90 ~ Polyphase Quadrature Filter ADC ADC DSP Decimation & Channel Selection Analog Digital 0 LNA 90 ~ Quadrature Wideband CT ΣΔ A/D DSP Decimation & Channel Selection 22

23 ADC: Resutados Resultados de simulação pós- layout Chip fabricado Parâmetro Valor Ordem 4 fs (MHz) 900 (tunable) Fcenter (MHz) 22 Banda (MHz) 40 SNDR (db) 78 Tecnologia ST 65nm Vdd=1.2 V Área de silício 2 mm2 Medições a serem feitas Vincent Bourguet Workshop CONASAT - 15/10/

24 Roteiro Introdução Proposta e Metodologia Especificações do receptor: Nível Sistema Nível Circuito Conclusão 24

25 Resumindo Front- end integrado para proximas gerações do segmento espacial do SBCD Primeira etapa de um transponder digital completamente integrado (SoC) CompaSbilidade com sistema ARGOS- 3 Boa introdução ao ARGOS- 4 Formação de pessoal em áreas estratégicas Microeletrônica Área Espacial Colaboração Internacional 25

26 Obrigado! Workshop CONASAT 15/10/2014