Arquitectura de Computadores
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- Matheus Henrique Molinari Felgueiras
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1 Nuno Cavaco Gomes Horta Universidade Técnica de Lisboa / Instituto Superior Técnico
2 Sumário Introdução Unidade de Processamento Unidade de Controlo Conjunto de Instruções Unidade Central de Processamento (CPU) Unidade de Entrada/Saída (I/O) 2
3 Arquitectura Genérica de um Computador 3
4 Memória de acesso aleatório Arquitectura de Computadores Consistem numa série de 2^k palavras Cada palavras representa um conjunto de bits que é acedido em conjunto A cada palavra corresponde um endereço especificado pelas k linhas de endereço da memoria 4
5 Os tempos de acesso á memoria tem de ser arredondados para múltiplos do período de relógio Arquitectura de Computadores 5
6 Hierarquia de Memória: Tipos de Memória, RAM Random Access Memory SRAM Static RAM: Conteúdo de memória mantido desde que o circuito esteja alimentado. Memória rápida utilizada para Memória Cache. DRAM Dynamic RAM: Conteúdo de memória mantido através de refrescamento. Estrutura de array de células com transistor e condensador. Grande capacidade mas velocidade menor que SRAM, utilizada para Memória Principal. SDRAM Synchronous DRAM: SRAM e DRAM são assíncronas, na DRAM os tempos de operação têm de ser definidos pelo utilizador Lê linhas completas da memória e guarda-as numa pequena cache interna (precharge) de forma que os acessos á mesma linha podem ser muito rápidos Utiliza vários bancos de memória e uma arquitectura pipeline para permitir esconder o tempo de pre-charge. O endereço da nova linha é fornecido com alguma antecedência ainda durante a leitura da linha anterior. 6
7 SRAM chips Bit Slice Model A leitura ou escrita de uma palavra consiste em aceder a n bit slices simultaneamente. Notar que estes são desenhados como um circuito electrónico, mas podem ser modelados usando um modelo lógico 7
8 8
9 N. Horta e P. Lopes, IST - UTL Arquitectura de Computadores 2008/2009 9
10 N. Horta e P. Lopes, IST - UTL Arquitectura de Computadores 2008/
11 Type Abbreviation Description Arquitectura de Computadores Fast Page Mode DRAM FPM DRAM Takes advantage of the fact that when a row is accessed all of the values are available to be read out. By changing the column address, data from different addresses can be read out without reapplying the row address and waiting for the delay associated with reading the cells to pass if the row portion of the address match. Extended Data Output DRAM Synchronous DRAM EDO DRAM SDRAM Extends the length of time that the DRAM holds the data values on its output, permitting the CPU to perform other tasks during the access since it knows the data will still be available. Operates with a clock rather than being asynchronous. This permits a tighter interaction between memory and the CPU, since the CPU knows exactly when the data will be available. SDRAM also takes advantage of the row value availability and divides memory into distinct banks permitting overlapped accesses. Rambus DRAM RDRAM A proprietary technology that provides very high memory access rates using a relatively narrow bus. Error-Correcting Code ECC May be applied to most of the DRAM types above to correct bit errors. N. Horta e P. Lopes, IST - UTL Arquitectura de Computadores 2008/
12 N. Horta e P. Lopes, IST - UTL Arquitectura de Computadores 2008/
13 PC FSB CPU Chip Set AGP NorthBridge RAM PCI SouthBridge Other USB ISA IDE N. Horta e P. Lopes, IST - UTL Arquitectura de Computadores 2008/
14 Hierarquia de Memória: Tipos de Memória ROM Read Only Memory PROM Programmable ROM EPROM Erasable PROM EEPROM Electrical Erasable PROM FLASH EEPROM (apagamento de blocos em vez de bytes) 14
15 Memória Cache 15
16 Memórias típicas (2006) 4GB 10ns de tempo de acesso Requisitos de um processador RISC Memoria separada para dados e programa Tempos de acesso de 1ns Solução: caches 16
17 Hierarquia de Memória: Estrutura Memória Cache: Acessos rápidos, Custo elevado. Memória Principal: Tempos de Acesso Intermédios, Custo médio. Memória Secundária: Acessos lentos, Custo reduzido. Nota: Aquisição das Instruções e Operandos deve ser realizada na maioria dos casos da Cache, uma percentagem reduzida da memória principal e só ocasionalmente da memória secundária (disco rígido). 17
18 Com caches com tempos de acesso de 2ns hit rate de 95% Tempo médio de acesso é de 0.92*2+0.05*10=2.4ns Com memoria virtual % da memória principal de acessos ao disco 13ms = ns Tempo médio de acesso =3.05ns 18
19 Localidade temporal e espacial Localidade temporal Relativa aos tempos em que instruções e operandos são acedidos Localidade espacial Relativa as posições me memória em que instruções e operandos são acedidos Um programa típico associa localidade espacial com localidade temporal Exemplo: um ciclo de 8 instruções que é executado 100 vezes, acede apenas a 8 posições na memória de programa Os primeiros acessos são efectuados à memoria enquanto que os últimos acessos provêm da cache mais rápida. 19
20 Localidade temporal e espacial Exemplos Memória de programa Um clico de 8 instruções que é executado 100 vezes faz 800 acessos a memoria de programa mas só acede a 8 posições distintas Memória de dados O processamento de um vector de números faz múltiplos acessos a esse vector Os endereços seguintes aos acedidos são mais prováveis de ser acedidos que os restantes, durante o progresso do cálculo 20
21 Localidade temporal e espacial A memória física funciona como uma cache para acessos ao disco Localidade espacial e temporal significa que depois um primeiro acesso ao disco os dados serão copiados para memoria, e os acessos seguintes passam a poder ser efectuados à memoria principal ou à cache. 21
22 Hierarquia de Memória: Memória Cache A Memória Cache é implementada com memórias rápidas e utilizada pela CPU para armazenar as palavras de memória utilizadas com maior frequência com o objectivo de tornar mais rápido todo o processamento. 22
23 Hierarquia de Memória: Memória Principal SIMM Single Inline Memory Module DIMM Dual Inline Memory Module SIMM de 32 MB e 2 Circuitos de Controlo 23
24 Memória Cache: Exemplo: Na execução da subrotina apresentada: (a) Determine a Hit Rate, considerando DELAYVALUE = 50. (b) Determine o tempo de acesso efectivo à memória com e sem Cache, assumindo que a mem. Cache tem um tempo de acesso de 8ns e a mem. Principal de 85ns Delay: PUSH R1 002A MOV R1, DELAYVALUE 002C DelayLoop: DEC R1 002D 002E 002F BR.NZ DelayLoop POP R1 RET Solução: (a) 94,2 % (b) c/ Cache 12,5ns; s/ Cache 85ns 24
25 Memória Cache: Mapeamento Directo Exemplo: Palavras de 32 Bits Mem.Cache: 8 Palavras Mem. Principal: 1KB (256 Palavras) Endereço de Memória: 10 bits Endereço da Cache: 3 bits Etiqueta na Cache: 5 bits A etiqueta (Tag), guardada na Cache, associada ao endereço na Cache, permite determinar a localização da palavra em memória (principal) Mapeamento Directo Uma qualquer palavra da memória principal pode estar contida em apenas uma posição da Cache, e.g., a palavra com endereço apenas pode ser armazenada na Cache na posição
26 Memória Cache: Mapeamento Directo Exemplo: Para a sequência de endereços apresentada determine a ocorrência de miss s e hit s no acesso à memória Cache. ENDEREÇO DE MEM ETIQUETA INDEX BYTE HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F M H INDEX ETIQUETA M. CACHE DATA 26
27 Memória Cache: Mapeamento Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F M H INDEX ETIQUETA M. CACHE DATA [60,61,62,63] [104,105,106,107] [108,109,10A,10B] [F0,F1,F2,F3] [54,55,56,57] [58,59,5A,5B] [5C,5D,5E,5F] 27
28 Memória Cache: Mapeamento Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F M H INDEX ETIQUETA M. CACHE DATA [60,61,62,63] [64,65,66,67] [108,109,10A,10B] [F0,F1,F2,F3] [54,55,56,57] [58,59,5A,5B] [5C,5D,5E,5F] 28
29 Memória Cache: Mapeamento Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F M H INDEX ETIQUETA M. CACHE DATA [60,61,62,63] [64,65,66,67] [108,109,10A,10B] [F0,F1,F2,F3] [54,55,56,57] [58,59,5A,5B] [5C,5D,5E,5F] 29
30 Memória Cache: Mapeamento Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F M H INDEX ETIQUETA M. CACHE DATA [60,61,62,63] [64,65,66,67] [108,109,10A,10B] [10C,10D,10E,10F] [F0,F1,F2,F3] [54,55,56,57] [58,59,5A,5B] [5C,5D,5E,5F] 30
31 Memória Cache: Mapeamento Associativo Mapeamento Associativo Uma qualquer palavra da memória principal pode estar contida em qualquer posição da Cache. Neste caso a etiqueta (Tag) deve ser de 8 em vez de 5 bits. Caso seja necessário localizar uma palavra as eqtiquetas da Cache são pesquisadas em modo sequencial, causando uma degradação da eficiência. A utilização de uma memoria associativa permite resolve este problema mas aumenta muito o consumo. 31
32 Memória Cache: Memória Associativa p/ Etiquetas de 4 bits (TAG Memory) Política de Substituição das TAGs e Dados na Cache: (1) Aleatória (2) FIFO First In First Out (basta ter um índice que percorre a memória) (3) LRU Least Recent Used... (soluções simplificadas, por exemplo com um used bit) 32
33 Memória Cache: Mapeamento Associativo Exemplo: Para a sequência de endereços apresentada determine a ocorrência de miss s e hit s no acesso à memória Cache. ENDEREÇO DE MEM ETIQUETA BYTE HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F H H INDEX ETIQUETA M. CACHE DATA 33
34 Memória Cache: Mapeamento Associativo Exemplo: ENDEREÇO DE MEM ETIQUETA BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F H H INDEX ETIQUETA M. CACHE DATA [54,55,56,57] [58,59,5A,5B] [104,105,106,107] [5C,5D,5E,5F] [108,109,10A,10B] [60,61,62,63] [F0,F1,F2,F3] [64,65,66,67] 34
35 Memória Cache: Mapeamento Associativo Exemplo: ENDEREÇO DE MEM ETIQUETA BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F H H INDEX ETIQUETA M. CACHE DATA [54,55,56,57] [58,59,5A,5B] [10C,10D,10E,10F] [5C,5D,5E,5F] [108,109,10A,10B] [60,61,62,63] [F0,F1,F2,F3] [64,65,66,67] 35
36 Memória Cache: Mapeamento Associativo Exemplo: ENDEREÇO DE MEM ETIQUETA BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M H H 10C M 5C H M H F H H INDEX ETIQUETA M. CACHE DATA [54,55,56,57] [58,59,5A,5B] [10C,10D,10E,10F] [5C,5D,5E,5F] [110,111,112,113] [60,61,62,63] [F0,F1,F2,F3] [64,65,66,67] 36
37 Memória Cache: Mapeamento Associativo-Directo (Set-associative Mapping) Índice utilizado no mesmo sentido do mapeamento directo mas com um conjunto de localizações para cada índice, como no mapeamento associativo. 37
38 Memória Cache: Mapeamento Associativo-Directo Exemplo: Para a sequência de endereços apresentada determine a ocorrência de miss s e hit s no acesso à memória Cache. ENDEREÇO DE MEM ETIQUETA INDEX BYTE HEX Binário MD M M M 5C M M M F M M M H 10C M 5C H M M F M H 38
39 Memória Cache: Mapeamento Associativo-Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M M H 10C M 5C H M M F M H INDEX ETIQUETA DATA [60,61,62,63] [54,55,56,57] [58,59,5A,5B] [5C,5D,5E,5F] M. CACHE ETIQUETA DATA [F0,F1,F2,F3] [104,...,107] [108,...,10B] 39
40 Memória Cache: Mapeamento Associativo-Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M M H 10C M 5C H M M F M H INDEX ETIQUETA DATA [60,61,62,63] [64,65,66,67] [58,59,5A,5B] [5C,5D,5E,5F] M. CACHE ETIQUETA DATA [F0,F1,F2,F3] [54,55,56,57] [108,...,10B] 40
41 Memória Cache: Mapeamento Associativo-Directo Exemplo: ENDEREÇO DE MEM ETIQUETA INDEX BYTE MISS - 1ª Escrita MISS Escrita/Substituição HIT Leitura da Cache HEX Binário MD M M M 5C M M M F M M M H 10C M 5C H M M F M H INDEX ETIQUETA DATA [F0,F1,F2,F3] [64,65,66,67] [58,59,5A,5B] [5C,5D,5E,5F] M. CACHE ETIQUETA DATA [60,61,62,63] [54,55,56,57] [108,...,10B] [10C,...,10F] 41
42 Memória Cache: Mapeamento Associativo-Directo (Set-associative Mapping) 42
43 Memória Cache: Set-associative Mapping c/ n Palavras por Etiqueta. 43
44 Memória Cache: Carregamento e Métodos de Escrita Aquisição de Dados da Cache p/ CPU: Considera-se um bit adicional para validação por cada etiqueta para assegurar que não são carregados dados inválidos, em particular na fase inicial. Memória de Escrita: (p/ Resultados das Operações) Memória Principal Memória Cache Memória Principal e Cache Métodos de Escrita: Write Through Writw Back/ Copy Back 44
45 Métodos de Escrita: Arquitectura de Computadores Write Through Resultado é escrito sempre na memória principal. Write Buffer escritas são armazenadas num write buffer que guarda o pedido até que a operação de escrita se concretize. Write Back/ Copy Back Resultado escrito na memória cache em caso de um cache hit Write Allocate : no caso de um cache miss é realizada uma escrita em memória principal ou, No Write Allocate : escrita em memória principal e na memória cache (futuras escritas no mesmo bloco não necessitam de aceder à memória!). Desvantagens : aumenta a miss penalty, já que um miss passa a implicar uma escrita para a memoria principal. Implica snoping em sistemas multiprocessador. N. Horta e P. Lopes, IST - UTL Arquitectura de Computadores 2008/
46 Memória Cache: Exemplo (Diagrama de Blocos para Set-associative Mapping c/ n Palavras por Etiqueta) Mem. Cache de 256K 128K 46
47 Memória Cache: Exemplo (Operações de Escrita e Leitura para Setassociative Mapping c/ n Palavras por Etiqueta) Mem. Cache de 256K 47
48 Memória Cache: Cache de Instruções e Dados vs Cache de Instruções e Cache de Dados Cache Multinível: (Maior velocidade, controlo mais complexo) L1 (cache interna à CPU) L2 (cache externa) 48
49 Memória Virtual 49
50 Memória Virtual: Endereços Físicos, Endereços Virtuais e Mapeamento Memória Cache: Solução que permite aumentar a velocidade dos acessos àmemóriasem necessitar de uma única memória rápida e de elevada capacidade, o que seria uma solução demasiado dispendiosa. Memória Virtual: Solução para aumentar a dimensão da memória Principal com recurso ao disco rígido. 50
51 Memória Virtual: Paginação Virtual Page: Blocos de endereços, semelhante a linhas na Cache mas de maiores dimensões. Physical Page Frame: O espaço de endereçamento em memória está dividido em Page Frames de dimensão igual às Virtual Pages. Exemplo: Espaço de Endereçamento Virtual: 32 Bits Page: 4K bytes (1K words de 32 bits) Nº Páginas Virtuais: 2 20 Memória Principal: 16 Mbytes Page Frames:
52 Memória Virtual: Paginação Page Table: Mapeamento de Páginas Virtuais em Memória e em HD. Directory Page: Guarda informação sobre as páginas (page tables) de um programa. Exemplo: 1 Mapeamento: 1 palavra de 32 bits 1 Página (4KB): 1K ou 2 10 mapeamentos 1 Programa de 4MB (2 22 ): mapeado com recurso a uma página (page table). 52
53 Memória Virtual: Paginação Validaty Bit: Valida Page Frame em memória. Dirty Bit: Indica se a página em memória foi escrita desde o seu carregamento. Implica actualização do HD a quando de uma substituição. Used Bit: Indica se a página foi utilizada recentemente para efeito do algoritmo de substituição de páginas. Directory Page Pointer: Indica a localização de uma Directory Page na memória principal. 53
54 Memória Virtual: Paginação Aquisição de Instrução ou Operando: Em 3 acessos à mem. princinpal (!!?) (1) Directório (2) Página (3) Instrução Introdução de nova Cache para traduzir directamente os endereços viruais em endereços físicos. Guarda a localização das páginas mais recentemente acedidas. 54
55 Memória Virtual: Exemplo: Mapeamento de um bloco de Memória Virtual em Memória Principal. Num computador com memória virtual deverá ser executada a seguinte sequência de passos: (1) Guardar o conteúdo de memória principal no disco. (2) Localização das palavras 4096 a 8191 em disco. (3) Carregamento das palavras 4096 a 8191 para memória principal. (4) Actualização do mapa de endereços, i.e., as palavras 4096 a 8191 estão agora nos endereços 0 a 4095 da mem. Principal. (5) Continuação da execução. 55
56 Memória Virtual: Exemplo: Paginação (Virtual Page vs Physical Page Frame) 56
57 Memória Virtual: Arquitectura de Computadores Exemplo: Determinação do End. de Memória Principal tendo por base End. Virtual. Virtual Page Address Physical Page Frame Address Word Offset 57
58 Memória Virtual: Exemplo: Mapeamento de Páginas Virtuais em Páginas da Memória Principal. 58
59 Memória Secundária (cont.): CDs, DVDs, etc. 59
60 Hierarquia de Memória: Memória Secundária Disco Rígido ou Disco Magnético Disco Rígido com 4 pratos. 60
61 Hierarquia de Memória: Memória Secundária Disco Rígido ou Disco Magnético Ilustração parcial de uma pista (Track) de disco com 2 sectores. 61
62 Hierarquia de Memória: Memória Secundária Discos IDE Integrated Drive Electronics Drives e Controlador na mesma unidade. Interface IBM PC Bus Discos SCSI Small Computer System Interface Diferentes interfaces e ritmos de transferência mais elevados. 62
63 Hierarquia de Memória: Memória Secundária RAID Redundant Array of Independent Disks. SLED Single Larger Expensive Disk 63
64 Hierarquia de Memória: Memória Secundária CD-ROM Compact Disc Read Only Memory Estrutura de gravação num CD-ROM. Organização de dados num CD-ROM 64
65 Hierarquia de Memória: Memória Secundária CD R (Gravável) CD RW (Regravável) Disco CD-R e Laser DVD Digital Versatile Disk Single-Sided e Camada Única (4.7 GB) Single-Sided e Camada Dupla (8.5 GB) Double-Sided e Camada Única (9.4 GB) Double-Sided e Camada Dupla (17 GB) 65
66 BIBLIOGRAFIA [1] M. Morris Mano, Charles R. Kime, Logic and Computer Design Fundamentals, Prentice-Hall International, Inc. (Capítulo 12) [2] A. S. Tanenbaum, Structured Computer Organization, Prentice-Hall International, Inc. (Capítulo 6) 66
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