Carlos Rodrigo Tofoli Fernandes. CriptoCore: Um acelerador de exponenciação modular para aplicações criptográficas

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1 Carlos Rodrigo Tofoli Fernandes CriptoCore: Um acelerador de exponenciação modular para aplicações criptográficas Florianópolis SC Junho / 2005

2 Carlos Rodrigo Tofoli Fernandes CriptoCore: Um acelerador de exponenciação modular para aplicações criptográficas Orientador: Prof. Dr. Luiz Cláudio dos Santos Bacharelado em Ciências da Computação Departamento de Informática e Estatística Centro Tecnológico Universidade Federal de Santa Catarina Florianópolis SC Junho / 2005

3 Sumário Lista de Figuras Introdução p. 5 Descrição executável p. 6 Descrição funcional p. 6 Descrição comportamental p. 6 Descrição RTL p. 6 1 Descrição do sistema p Descrição do periférico p Especificação do sistema alvo p Definição da aplicação criptográfica p Análise de requisitos p Particionamento Hardware/Software p Definição dos componentes de hardware p Definição dos componentes de software p Definição da interface hardware/software p Especificação do IP p Definição da funcionalidade do IP p Definição da interface do IP p Estado atual p O que está pronto p. 12

4 2.2 O que falta fazer p. 12 Referências p. 13

5 Lista de Figuras 1 Diagrama de blocos p. 8 2 Algorítimo Optimized Interleaved p Algorítimo RL Binary Method p Esquema do IP p. 11

6 5 Introdução Cada vez mais é possível colocar um número maior de componentes dentro de uma mesma pastilha de silício. Com isso a complexidade dos sistemas criados também aumentam. Juntando isto a pressão de se colocar o produto no mercado em um tempo cada vez menor, construir um sistema por completo se torna inviável. É neste contexto que surge as atuais linguagem de descrição de sistemas, onde o reuso de componentes é mandatório. O reuso de componentes é feito através dos cores IP (módulos de propriedade intelectual), que nada mais são do que módulos que implementam uma certa funcionalidade. Assim para se construir um sistema basta juntar os cores IP que implementam as funcionalidades desejadas. Para auxiliar na construção desses sistemas surgiram liguagens capazes de descrever sistemas digitais. As primeiras com um nível de deltalhe que possibilita a síntese das descrições em hardware, mas a medida que os sistemas foram aumentado sua complexidade novas linguagens foram surgindo para suprir a necessidade de descrição dos sistemas em um nível mais alto. Com os vários nível de descrições possíveis surgiram metólogias de contrução de sistemas cujo objetivo é definir quais níveis devem ser descritos primeiro e como transicionar entre as descrições para que se possa construir o sistema de maneira mais eficiente. Neste contexto este trabalho tem como objetivo contruir um sistema completo e sintetizá-lo em uma plataforma de FPGA. Para isso usará uma metodologia top-down, e serão adotados os seguintes níveis de descrição: Descrição executável Descrição funcional Descrição comportamental Descrição RTL

7 0.0 Descrição executável 6 Descrição executável Neste nível serão criados módulos que representam o software e o hardware e somente a funcionalidade será verificada. A comunicação entre os módulos ainda não captura números de bits corretamente. É nesta fase que o testbench que será usado para validar todas as outras fases deve ser criado, pois neste estágio é mais simples validar os resultados. Descrição funcional Neste nível o módulo que representa o hardware já passa a ser bit accurate, ou seja, a representação dos dados será feita com o número de bits que serão usados no sistema real. Nesta fase o módulo de hardware é também dividido em outros módulos de maneira a representar melhor a estrutura final. Descrição comportamental Aqui serão inseridas informações de timing nas entradas e saídas para verifiar o comportamento do sistema com os atrasos inerentes aos sistemas digitais. Descrição RTL Está é a descrição sintetizável do sistema, todos os componentes de hardware devem ser descritos em detalhes.

8 7 1 Descrição do sistema 1.1 Descrição do periférico O CriptoCore realiza a operação de exponenciação modular (C = X e mod n), freqüentemente utilizada em aplicações criptográficas, tais como encriptação RSA, algoritmo de Diffie-Hellman e assinatura digital. 1.2 Especificação do sistema alvo Definição da aplicação criptográfica Algoritmo de Diffie-Hellman para negociação de chaves Análise de requisitos Implementação em software: O protocolo de negociação de chaves usando o algoritmo de Diffie-Hellman e um algoritmo de criptografia (AES ou DES), que usará a chave negociada. Implementação em hardware: A operação de exponenciação modular necessária no algoritmo de Diffie-Hellman. O sistema terá 3 entradas (α, Y Host e q) e 1 saída (Y T arget ), cada uma com 1024 bits. Essas entradas e saída mais um número aleatório e a chave (ambos também com 1024 bits) precisarão ser armazenados em memória RAM (768 bytes). O sistema receberá primeiro α, Y Host e q, irá calcular Y T arget usando α, q e X(Número aleatório gerado pelo NIOS). Irá enviar Y T arget para o Host e então calcular a chave usada de cifragem usando Y Host, X e q.

9 1.2 Especificação do sistema alvo 8 Figura 1: Diagrama de blocos Fluxo de Dados: Elementos numéricos: q = Número primo. α tal que α < q e α uma raiz primitiva de q. X = um número aleatório. Obs.: q e α são públicos e podem ser enviados tanto pelo Host quanto pelo Target. Geração da base do Taget. Selecione um X T arget secreto tal que X T arget < q. Calcule Y T arget tal que Y T arget = α X T arget mod q. Envia Y T arget para o Host. Recebe Y Host do Host. Geração da chave secreta de Taget. K = (Y Host ) X T aget mod q K é gerado e armazanado separadamente por cada um dos lados para ser usado como chave para cifrar as mensagens. O IP que realiza a exponenciação modular terá 3 entradas(base, expoente e módulo) e 1 saída (o resultado da exponenciacão modular), todas com 1024 bits.

10 1.3 Particionamento Hardware/Software Particionamento Hardware/Software Definição dos componentes de hardware Será necessário para implementar o algoritmo um somador save carry, deslocadores, uma LookUp table e registradores ou memória RAM para armazenar os operandos e o resultado. A memória RAM provavelmente também poderá ser usada para implementar a LookUp table Definição dos componentes de software Será implementado em software toda a parte de controle do algoritmo de Diffie- Helmann, comunicação e cifragem Definição da interface hardware/software Transações de saída da CPU: writebase - CPU envia um inteiro α ou Y Host de 1024 bits writeexp - CPU envia um inteiro X(número aleatório gerado) de 1024 bits writemod - CPU envia um inteiro q de 1024 bits Transação de entrada da CPU: readyk - CPU recebe um inteiro Y T arget ou a K(chave) do IP. 1.4 Especificação do IP Definição da funcionalidade do IP O algoritmo escolhido para realizar a exponenciação modular foi o Right-to-left binary(koç, 1995), por ser o mais usado para realizar esta operação em inteiros grandes. Para realizar a multiplicação modular necessária no algoritmo Right-to-left binary foi utilizado o Optimized Interleaved(BUNIMOV, 2003) pois como mostrado em (AMANOR, 2005) é a melhor solução para números inteiros de 1024 bits.

11 1.4 Especificação do IP 10 Entrada: X, Y, Mcom0 <= X, Y < M Saída: P = X Y ModM n: número de bits em X; Pre-calcular: LookUp(7) = (2 3 2 n + Y ) mod M; LookUp(6) = n mod M LookUp(5) = (2 2 2 n + Y ) mod M; LookUp(4) = n mod M LookUp(3) = (2 1 2 n + Y ) mod M; LookUp(2) = n mod M LookUp(1) = Y ; LookUp(0) = 0 (1) S := 0; (2) C := 0; (3) A := LookUp(X n 1 ); (4) F or n 1 downto 0 do { (5) S := S mod 2 n ; (6) C := C mod 2 n ; (7) S := 2 S; (8) C := 2 C; (9) (S, C) := CSA(S, C, A); (10) A := LookUp(2 (s n + 2 c n+1 + c n ) + x i 1 ); } (11) P := (S + C) mod M; Entrada: X, e, n Saida: C = X e Mod n e n : enésimo bit de e (1) C := 0; P := X (2) F or 0 to h 2 do { (2a) if e i = 1 then C := C P mod n (2b) P := P P mod n (3) if e + h 1 = 1 thenc := C P od n; Figura 2: Algorítimo Optimized Interleaved Figura 3: Algorítimo RL Binary Method Definição da interface do IP O IP Terá 3 entradas (Base, Expoente e Modulo) e uma saída (Resultado), todas com 32 bits. Como os números tratados na aplicação são de 1024 bits os dados serão serializados da parte menos significativa para a mais significativa. O timing para as entradas será de 32 ciclos e o mesmo para a saída(uma alternativa para evitar esse tempo de entrada e saída, seria o IP compartilhar a memória RAM com o NIOS).

12 1.4 Especificação do IP 11 Figura 4: Esquema do IP

13 12 2 Estado atual 2.1 O que está pronto Até agora já estão implementados os modelos executável e funcional. Um modelo RTL já está sendo implementado. O modelo executável recebe os estimulos de um módulo SystemC e efetua a execução da exponencição modular. Um módulo de monitoramento está conectado neste IP recebendo os sinais que o HOST receberia. A chave é calculada dentro do TARGET e depois comparada com a chave gerada pelo HOST para validação. O modelo funcional utiliza da mesma estrutura de validação, com a diferença de já cntar com um IP para efetuar a exponenciação modular e ser bit accurate. 2.2 O que falta fazer Está faltando terminar o modelo RTL e fazer a tradução para o VHDL para então ser sintetizado em uma placa FPGA.

14 13 Referências AMANOR, D. N. Efficient Hardware Architectures for Modular Multiplication. Dissertação (Mestrado) The University of Applied Sciences Offenburg, Germany, BUNIMOV, M. S. V. Optimized interleaved algorithm. In: The IEEE International Conference on Application-Specific Systems, Architectures, and Processors (ASAP 03). [S.l.: s.n.], KNUTH, D. E. The Art of Computer Programming, Volume 2 / Seminumerical Algorithms. [S.l.]: AAAddison-Wesley publishing company, KOç Çetin K. RSA Hardware Implementation. [S.l.], 1995.