Processador nanopcs-1

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1 Processador nanopcs-1 E.T.M./2002 (adaptação) E.T.M./2003 (revisão) E.T.M./200 (revisão) E.T.M./2006 (revisão) RESUMO Esta experiência tem por objetivo o projeto do núcleo de um pequeno processador responsável pela execução de operações aritméticas e lógicas e de transferência de dados entre registradores. A parte experimental inclui o projeto, montagem, teste, depuração e documentação de um circuito baseado em componentes diversos, como ULA, RAM e registradores tri-state, onde a seqüência de operações é armazenada na memória de programa e depois executada pela ULA e os dados são deslocados através dos registradores. 1. PARTE TEÓRICA 1.1. Estrutura Básica de um Processador A organização interna de um processador é composta basicamente como um conjunto de registradores, vias de dados e unidades funcionais. A figura 1.1 abaixo ilustra um diagrama da estrutura interna do processador 8080 da Intel. O núcleo básico do 8080 foi usado como base de microcontroladores como o 808 e o O microcontrolador 8051 sobrevive até os dias de hoje, sendo agora comercializado por diversos fornecedores como a Phillips, Atmel, Siemens, entre outros. Via de Dados Externa D7- D0 Registrador de Dados de Saída Via de Dados Interna (8) Acumulador (8) Reg. Temp. (8) Reg. Instruções Mux Reg. Acum. (8) Flags Flip-Flops (5) Unidade Lógica...Aritmética ULA (8) Decodificador de Instrução Seletor de Regs Reg Temp Reg Temp W (8) Z (8) Reg B (8) Reg C (8) Reg D (8) Reg H (8) Reg E (8) Reg L (8) Ponteiro de Pilha (16) Contador Instruções (16) Increm/Decrem Endereços Ajuste Decimal Memória Local Alimentação +12 V +15 V -5 V GND Controle Controle Controle Write via de dados interrupção hold WR DBIN INTE INT HOLD HOLD ACK Unidade de Controle Controle Sync wait Clock WAIT READY SYNC Φ Φ 1 2 RESET Registrador de Endereços (16) Via de Endereços A15-A0 Figura 1.1 Diagrama de Blocos do microprocessador Intel (fonte: apostila Microprocessadores I do Laboratório Digital) Processador nanopcs-1 (2006) 1

2 A memória local do microprocessador 8080 é constituída de um conjunto de registradores temporários, de uso geral, ponteiro de pilha (SP) e contador de instrução (PC). Os registradores de uso geral (B, C, D, E, H e L) são endereçáveis diretamente por instruções de programa e podem ser utilizados aos pares (registradores de 16 bits) ou isoladamente (registradores de 8 bits). Os registradores temporários são utilizados pela unidade de controle e não são acessíveis pelo programador. O ponteiro de pilha define, no começo do programa, o início da pilha. O contador de instrução é automaticamente incrementado, através do acionamento do circuito de incremento/decremento, durante cada fase de busca de instrução, e indica o endereço da próxima instrução a ser executada. A comunicação entre a memória local e a via interna de dados é feita através do multiplexador, em blocos de 8 bits. A via externa de dados é acessada através do registrador de dados de saída. O registrador possui excitadores que operam em três modos: desligado (a via externa fica isolada da interna); saída (os dados existentes na via interna são colocados na externa); e entrada (os dados da via externa são colocados na via interna, de acordo com a operação que está sendo executada). As operações lógicas e aritméticas são realizadas pela ULA, que tem como entradas os registradores Reg. Temp., Reg. Acum. e o Flag (vai-um). As instruções aritméticas são realizadas com o Acumulador. O registrador Flags, constituído dos bits zero, vai-um, sinal, paridade e vai-um auxiliar, é atualizado por instruções aritméticas e lógicas, conforme o resultado da operação. A Unidade de Controle, em função do código da operação e tendo como referência sinais de relógio, fornece os sinais de controle do fluxo de dados (interno), além de gerar os sinais para controle externo. Desde a década de 70, quando os microprocessadores foram introduzidos ao mercado pela Intel com o lançamento do 00, os microprocessadores tem evoluído muito. Processadores mais modernos apresentam uma organização interna mais sofisticada, porém a estrutura básica é praticamente a mesma. A figura 1.2 mostra o diagrama de blocos do processador Athlon da AMD. Novos elementos estão presentes, que foram sendo embutidos, como por exemplo, memórias cache, unidades de ponto flutuante, pipeline para execução de instruções, TLB, entre outros. Figura 1.2 Diagrama de blocos do microprocessador AMD Athlon. fonte: (AMD, 2000) Novos processadores introduzidos no mercado recentemente incluem novas características visando aumentar o desempenho de processamento e reduzir o consumo de energia. Por exemplo, o processador Core 2 Quad da Intel disponibiliza núcleos no mesmo encapsulamento, permitindo a execução paralela de vários programas ou tarefas. Outras inovações na microarquitetura deste processador incluem, entre outros aspectos, a possibilidade de gerenciar o consumo de energia de partes dos núcleos de execução do processador e desligar a alimentação das partes ociosas (Intel, 2006). Processador nanopcs-1 (2006) 2

3 2. PARTE EXPERIMENTAL O projeto desta experiência será o desenvolvimento do núcleo de um processador, chamado nanopcs-1, que permite a execução de pequenos programas, e é composto por uma ULA, alguns registradores, uma via de dados interna e uma memória de programa Especificação do Núcleo do Processador O núcleo do processador nanopcs-1 é apresentado na figura 2.1 abaixo. Ele é composto por uma ULA de bits, uma memória de programa de 16 palavras de 8 bits, seis registradores (REM, REG.ULA, RV, REG.R0, REG.R1 e REG.R2) e uma via de dados interna. INCR DADO EXTERNO (CHAVES) LIMPA REM DADO (CHAVES) 8 MEMÓRIA LEDs OPER_ULA B ULA A VAI-UM COPIA.ULA RV LED GRAVA COPIA.ULA COLOCA.ULA REG.ULA COPIA.R0 REG.R0 VIA TRI-STATE COPIA.R2 COLOCA.R2 REG.R2 COPIA.R1 COLOCA.R1 REG.R1 Figura 2.1. Fluxo de Dados do processador nanopcs-1. A memória de programa armazena um conjunto de bytes de dados contendo códigos de instruções para serem executados pelo processador. O formato das instruções será detalhado mais a seguir. A memória é endereçada pelo registrador REM (registrador de endereço de memória), que indica qual instrução está sendo executado em um dado momento. A primeira instrução de um programa deve estar no endereço 0 (ZERO) da memória de programa. A instrução é enviada para a unidade de controle, que gera sinais de controle para a ULA e para os registradores. A ULA executa a operação codificada pelo sinal de controle OPER_ULA de 6 bits e tem como entradas o dado externo proveniente das chaves e o registrador REG.R0. O resultado deve ser armazenado pelo registrador REG.ULA e pelo flip-flop RV (registrador de vai-um). O conteúdo dos registradores REG.ULA, REG.R1 e REG.R2 podem ser movimentados através da via de dados interna do processador. Quando um dado for selecionado para processamento, este deve ser copiado para o registrador REG.R0 antes da execução da operação pela ULA Detalhamento dos Sinais de Controle A figura 2.1 mostra, além dos principais componentes do fluxo de dados, alguns sinais de controle. Estes sinais devem ser gerados pela unidade de controle. A tabela 2.1 abaixo apresenta uma breve descrição destes sinais. Processador nanopcs-1 (2006) 3

4 Tabela 2.1 Principais sinais de controle do processador nanopcs-1. componente sinal de controle descrição REM INCR Incrementa valor do registrador. LIMPA Zera valor do registrador. MEMORIA GRAVA Seleciona operação de gravação dos dados de entrada. RV COPIA.ULA Aciona armazenamento do bit de vai-um. REG.ULA COPIA.ULA Aciona armazenamento da saída da ULA. COLOCA.ULA Habilita saída do registrador para colocar dado na via tri-state. REG.R0 COPIA.R0 Copia dado da via tri-state. REG.R1 COPIA.R1 Copia dado da via tri-state. COLOCA.R1 Habilita saída do registrador para colocar dado na via tri-state. REG.R2 COPIA.R2 Copia dado da via tri-state. COLOCA.R2 Habilita saída do registrador para colocar dado na via tri-state. ULA OPER_ULA Código de operação da ULA Modos de Operação do Processador O núcleo do processador tem dois modos de operação, descritos a seguir: i) Modo Programação : este modo de operação permite a carga de um "programa" na memória de programa, que comandará a seqüência de operações que se quer executar. Deve-se utilizar: 7 chaves (CH0 a CH6) para a entrada do conteúdo da memória (observar que o bit 6 da palavra de memória não é usada na codificação das instruções); 1 botão (B1) para gerar o sinal INCR, que tem como função incrementar o Registrador de Endereços da Memória (REM); 1 botão (B2) para gerar o sinal GRAVA, que força o armazenamento do conteúdo das chaves na memória. ii) Modo "Execução": neste modo de operação, o processador deve executar a seqüência de operações dada pelo conteúdo da memória de programas. Deve-se utilizar: chaves (CH0 a CH3) para a entrada de dados externa; 1 botão (B1) para comandar a execução de uma "instrução", gerando os sinais adequados ao FD do processador e também o sinal INCR (para incrementar o registrador REM); 1 botão (B2) para gerar o sinal LIMPA, que tem como função zerar o REM. Este botão só deverá ser utilizado em caso de erro ou reinício de execução de programa. O Modo de Operação deve ser determinado por meio da chave CH7 (0=Programação e 1=Execução). Assim, para se executar um "programa", deve-se seguir o seguinte procedimento: a) Colocar o circuito em modo "Programação" e armazenar o "programa" na memória de programa; b) Acertar a chave CH7 para colocar o circuito em modo "Execução" e limpar o REM, acionando o botão B2; c) Executar, passo a passo, as "instruções", colocando nas chaves o dado de entrada a ser manipulado e apertando o botão de execução (B1). Os resultados intermediários deverão ser acompanhados através dos leds e displays Formato das Instruções Cada instrução do processador nanopcs-1 tem 8 bits de largura e estão contidas na memória de programa do circuito. O conjunto de instruções pode ser dividido em dois grupos: i) Instruções aritméticas e lógicas: cada instrução deste grupo tem o bit mais significativo igual a 0 e os 6 bits menos significativos determinam a operação a ser executada pela ULA (através dos pinos S0, S1, S2, S3, M e Cn). O formato destas instruções é o seguinte: Processador nanopcs-1 (2006)

5 M C n S 3 S 2 S 1 S 0 Os bits 0 a 5 são usados conforme o funcionamento da ULA selecionada para o projeto. O sinal significa que o bit 6 não é usado e não deve ser considerado (em inglês, don t care ). A tabela 2.2 abaixo especifica algumas instruções a serem projetadas. Tabela 2.2. Instruções aritméticas e lógicas do processador nanopcs-1. Instrução Descrição SOMA resultado = A + B SUBTRAI resultado = A - B ZERA resultado = 0 ENTRA_DADO resultado = B E_LOG resultado = A AND B OU_LOG resultado = A OR B NAO_LOG resultado = Α OU_EXCL resultado = A XOR B ii) Instruções de transferência de dados entre registradores: cada instrução deste grupo tem o bit mais significativo igual a 1. Os registradores de origem e de destino para a transferência dos dados são especificados pelos quatro bits menos significativos, seguindo o formato abaixo Reg. origem Reg. destino Os bits 2 e 3 identificam o registrador origem da transferência, ou seja, aquele que colocará os dados na via tri-state para ser copiado pelo destino. Os bits 0 e 1 identificam o registrador que receberá os dados. Os registradores são identificados pela seguinte codificação (tabela 2.3). Tabela 2.3 Codificação dos registradores. Identificação Reg. origem Reg. destino 00 Reg. ULA 01 Reg. R0 10 Reg. R1 Reg. R1 11 Reg. R2 Reg. R2 A lógica de controle do circuito deverá receber a palavra de memória de forma a decodificar a instrução a ser executada e gerar os sinais de controle adequados para a ULA, os registradores, e demais componentes do fluxo de dados. Para implementar a via de dados tri-state deverão ser utilizados componentes com saída tri-state. Para tal, sugere-se o uso do registrador 7173 (já estudado na experiência Via de Dados ). Convém mencionar que para a correta transferência dos dados entre os registradores, o registrador de origem deve colocar seu dado na via de dados antes do registrador de destino ser ativado e deve também manter este dado ativo durante toda a transferência. 1 1 Para mais informações consulte a apostila da experiência Via de Dados da disciplina Laboratório Digital I (PCS 2011/2305). Processador nanopcs-1 (2006) 5

6 2.2. Dicas para a Simulação do Projeto no MAX+PLUS II Para a simulação do componente 7189, use o arquivo memoria.gdf disponível na página web do curso, que contém um circuito equivalente. Para a compilação e a simulação do projeto usando este arquivo, usar no MAX+PLUS II um dispositivo da família FLEX10K ao invés da família MAX7000S. Caso o MAX+PLUS II não permita a inserção de pinos de entrada ou pinos de saída diretamente na via tri-state, o grupo deverá procurar uma alternativa para visualizar o estado corrente da via Montagem Experimental e Depuração do Projeto O circuito do núcleo do processador será dividido em dois blocos principais: PARTE I: sistema de memória de programa, composto pelos componentes REM e MEMÓRIA e circuitos relacionados; PARTE II: sistema de execução das instruções, composto pelos componentes ULA, RV, REG. ULA, REG. R0 e REG. R1, e outros circuitos (lógica de controle, etc.). A figura 2.3 apresenta um detalhamento do circuito da parte I. A unidade de controle que gera os sinais para os elementos do sistema de memória de programa deve ser projetada em conjunto com os componentes principais deste módulo. INCR LIMPA REM LEDs DADO (CHAVES) 8 MEMÓRIA 8 nanopcs-1 (Parte II). GRAVA Unidade de Controle da Parte I B1 B2 CH7 Figura 2.3 Detalhamento do circuito da parte I. A figura 2. a seguir apresenta a parte II, incluindo também a unidade de controle respectiva. A montagem do projeto será executada em três etapas: 1. montagem da parte I, usando a placa MAX7-PCS e com o componente discreto 7189 (memória); 2. montagem da parte II na placa MAX7-PCS; 3. integração das duas partes. DICA: Para os testes da parte II, sugere-se usar as chaves CH0 a CH7 para simular a saída do sistema de memória de programa, ao invés de conectar ambas as partes diretamente. Para os sinais de entrada de dados, use como entrada fios ligados ao VCC ou GND. Processador nanopcs-1 (2006) 6

7 DADO EXTERNO (CH0 CH3) B1 B2 CH7 Unidade de Controle da Parte II nanopcs-1 (Parte I) OPER_ULA B ULA A VAI-UM COPIA RV LED COPIA.ULA COLOCA.ULA REG.ULA COPIA.R0 REG.R0 VIA TRI-STATE COPIA.R2 COLOCA.R2 REG.R2 COPIA.R1 COLOCA.R1 REG.R1 Figura 2. Detalhamento do circuito da parte II. PERGUNTAS: 1. Quais testes estão programados para avaliar o correto funcionamento de cada PARTE do circuito do processador nanopcs-1? Explique o objetivo de cada um destes. 2. Como a montagem da parte I será efetuada, considerando-se que serão usados a placa MAX7-PCS e o componente discreto 7189? Descreva os passos planejados. 3. Como o grupo planejou a montagem da parte II?. Que cuidados serão necessários para a integração das partes I e II? 2.. Teste do Funcionamento do Circuito a) Verifique o funcionamento do circuito para várias seqüências de operações simples, variando também os dados de entrada. Explique os testes programados. b) Execute o seguinte programa, acionando adequadamente os botões B1 e B2, a chave CH7 e a entrada de dados externa (CH0-CH3). ENTRA_DADO 5 ; 5 na entrada de dados MOVE reg.ula,reg.r0 ; coloca 5 em R0 MOVE reg.ula,reg.r2 ; guarda 5 também em R2 SOMA 1 ; 5+1=6 MOVE reg.ula,reg.r1 ; guarda 6 em R1 MOVE reg.r1,reg.r0 ; copia 6 em R0 E_LOG 3 ; 6and3=2 MOVE reg.ula,reg.r0 ; display de R0 deve mostrar 2 MOVE reg.r2,reg.r0 ; display de R0 deve mostrar 5 c) Escreva programas para a avaliação das seguintes expressões: i. Y = A B + C ii. Y = ((A AND B) OR NOT(C)) XOR D Verifique os resultados obtidos executando os "programas", para diferentes valores de A, B, C e D. Processador nanopcs-1 (2006) 7

8 ATENÇÃO: Poderá ser solicitada uma modificação no circuito implementado por parte do professor, ao final da apresentação do funcionamento do circuito do processador nanopcs-1. d) OPCIONAL. Implemente a modificação especificado pelo professor no circuito implementado do processador nanopcs Sobre o Planejamento e o Relatório O planejamento deve conter OBRIGATORIAMENTE os seguintes itens: Diagrama de blocos do circuito; Descrição detalhada do funcionamento de cada um dos módulos; Diagrama lógico completo do circuito projetado; Simulações com o MAX+PLUS II para cada uma dos modos de operação do circuito (apresentar as diversas cartas de tempo resultantes); Tabela de códigos binários das instruções do nanopcs-1 descritas na tabela 2.2. Programação dos testes solicitados no item 2., com a explicação de cada instrução. O relatório deverá conter: Os principais eventos (fatos, erros, imprevistos) acontecidos na montagem e depuração de cada parte do circuito e na sua integração; Apresentação dos resultados obtidos na parte experimental; Discussão da realização da experiência; Conclusões. 3. BIBLIOGRAFIA AMD. AMD Athlon Processor x86 Code Optimization Guide Fairchild Semiconductor. TTL Data Book. Mountain View, California, FREGNI, Edson e SARAIVA, Antonio M. Engenharia do Projeto Lógico Digital: Conceitos e Prática. Editora Edgard Blucher Ltda, INTEL. Inside Intel Core Microarchitecture: setting new standards for energy-efficient performance. White Paper PCS/EPUSP. Unidade Lógica e Aritmética. Apostila de Laboratório Digital. Departamento de Engenharia de Computação e Sistemas Digitais, Escola Politécnica da USP PCS/EPUSP. Via de Dados. Apostila de Laboratório Digital. Departamento de Engenharia de Computação e Sistemas Digitais, Escola Politécnica da USP PCS/EPUSP. Microprocessadores I. Apostila de Laboratório Digital. Departamento de Engenharia de Computação e Sistemas Digitais, Escola Politécnica da USP WAKERLY, John F. Digital Design Principles & Practices. 3 rd edition, Prentice Hall, MATERIAL DISPONÍVEL Circuito Integrado TTL: ATENÇÃO: se for necessário usar um outro componente, verifique com antecedência sua disponibilidade com algum técnico do Laboratório Digital. 5. EQUIPAMENTOS NECESSÁRIOS 1 painel de montagens experimentais. 1 fonte de alimentação fixa, 5V ± 5%, A. 1 osciloscópio digital. 1 multímetro digital. 1 gerador de pulsos. 1 computador compatível com IBM-PC. 1 placa MAX7-PCS, com cabo para interface paralela. Programa MAX+PLUS II da Altera. Processador nanopcs-1 (2006) 8