INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II
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- Heloísa de Almeida Cruz
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1 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II Antonio Edson Ceccon Concluinte - Engenharia da Computação - UnicenP/Centro Universitário Positivo cecconae@ig.com.br Edson Pedro Ferlin Coordenador - Engenharia da Computação - UnicenP/Centro Universitário Positivo ferlin@unicenp.edu.br 47
2 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II Resumo Com a crescente demanda por capacidade de processamento em diversas áreas, as pesquisas de processamento paralelo são cada vez mais freqüentes e uma das linhas é o interfaceamento dos processadores paralelos com o mundo externo. O objetivo deste trabalho é demonstrar a implementação de uma interface de gerenciamento em FPGA (Field Programmable Gate Array) para uma arquitetura paralela utilizando o conceito de computação reconfigurável. Essa interface tem como finalidade o gerenciamento do fluxo de dados entre um software, que serve de interface homem/máquina e uma arquitetura de processamento paralelo. Os dispositivos FPGA permitem a implementação lógica de componentes aumentando a produtividade e a flexibilidade na construção de equipamentos digitais. Utiliza-se o processador embarcado Nios II e componentes desenvolvidos em HDL (Hardware Description Language) com o objetivo de obter-se um desenho modular e padronizado. Os testes realizados indicam um expressivo ganho de desempenho conforme o modelo do processador selecionado e com o incremento do tamanho do pacote de comunicação entre a interface e o software. Palavras-chave: Nios, processador embarcado, VHDL, FPGA, processamento paralelo. Abstract The increasing demand for processing power in several areas, made research in the parallel processing more intense. Control over that architecture is necessary and this project intends to develop an interface to a reconfigurable parallel machine based on the embedded Nios II processor which provide a powerful and robust platform for developing and implementing processing control and by combining logic, memory and configurable processor core, embedded processor FPGA solutions allow system designers to integrate an entire system on a single device. Nios II based interface utilize a reconfigurable computing component called FPGA (Field Programmable Gate Array), which is a kind of reconfigurable logic device. Data will flow from a microcomputer, which run software called template generator and will go to the interface to be processed by the parallel machine. When processing finishes, data will flow from the parallel machine to the template generator, which show the processing results to the user. The main interface function is data flow and status control over the parallel machine. Key words: Nios, embedded processor, VHDL, FPGA, parallel processing. 48 da Vinci, Curitiba, v. 4, n. 1, p , 2007
3 Antonio Edson Ceccon E Edson Pedro Ferlin INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II Antonio Edson Ceccon / Edson Pedro Ferlin 1 INTRODUÇÃO Apesar do grande avanço na área de computadores, as arquiteturas reconfiguráveis possuem um grande campo de atuação na engenharia e nas ciências, pois existe uma necessidade crescente de poder computacional e flexibilidade que uma arquitetura reconfigurável pode proporcionar. Entre todos os campos de estudo associados com projeto de sistemas embarcados, as tecnologias de software e hardware, em particular dos processadores, são as que têm experimentado a evolução mais rápida (FERLIN et al, 2005). Em função dessa evolução tecnológica acelerada, a idéia de se utilizarem estruturas abertas e reconfiguráveis que possam adaptar-se a novas demandas torna-se muito atraente. Isto pode até ser um pré-requisito na consideração de projetos de sistemas embarcados. Sistemas de desenvolvimento baseados em computação reconfigurável apresentam características adequadas para uso nessa classe de projeto. Esses sistemas apresentam, dentre outras vantagens, as características de baixo consumo, flexibilidade de integração, facilidade de programação e operação modular. Este projeto emprega os conceitos de Arquitetura de Computadores para proporcionar um desenho padronizado e menor custo de manutenção. Para que esses requisitos sejam satisfeitos utiliza-se o processador embarcado Nios II da Altera (NII5V1-2006). Embora os computadores estejam cada vez mais velozes, as exigências sobre eles crescem mais rapidamente do que a sua capacidade de processamento. Em razão disso os projetistas de computadores estão se voltando para os computadores paralelos, em busca de arquiteturas que utilizem vários processadores para obter ganho de desempenho em relação a computadores que operam por meio de um único processador. Para a operação desses computadores paralelos há a necessidade de interfaces para gerenciamento. Esse projeto está relacionado ao desenvolvimento de uma interface entre o computador no qual estão armazenadas as informações a serem processadas e a máquina paralela que realizará o processamento. Nesse contexto, a máquina paralela utilizada foi desenvolvida no ano de 2006 (BRODZINSKI & FERLIN, 2006) utilizando a computação reconfigurável, existindo a necessidade de uma interface para o envio de dados e informações de configuração a partir de um computador front-end. Essa interface também será utilizada para retorno dos resultados para esse computador. da Vinci, Curitiba, v. 4, n. 1, p ,
4 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II 2 FUNDAMENTAÇÃO TEÓRICA 2.1 Modelo de Fluxo de Dados O modelo de fluxo de dados usa grafos para representar o fluxo de dados e controle (SILC et al,1999). Essas máquinas possuem uma memória única para dados e instruções, não havendo apontador de instruções como no modelo Von Neumann (TANENBAUM, 2007). Os sistemas Fluxo de Dados não possuem variáveis, pois os valores são representados por pacotes que são enviados aos processadores. Cada processador executa uma operação com a entrada e produz uma saída com o resultado e cada operação depende somente de suas entradas. 2.2 Processamento Embarcado A interface utiliza o conceito de processamento embarcado, em que a combinação de lógica, memória e núcleo de processamento permite o desenho de sistemas inteiros em um único circuito integrado. A lógica é representada pelo firmware que também é responsável pela inicialização e diagnóstico interface. 2.3 Computação Reconfigurável A idéia da utilização de hardware reconfigurável no desenvolvimento de computadores surgiu na década de 60. A computação reconfigurável tem por objetivo a utilização de dispositivos lógicos programáveis (PLD Programmable Logic Devices) para dispensar a construção de circuitos digitais específicos à aplicação. A computação reconfigurável pode ser entendida como uma solução intermediária entre ASIC (Application-Specific Integrated Circuits) e microprocessadores, combinando vantagens das duas áreas, como mostrado na Figura Linguagem de Descrição de Hardware Os sistemas digitais continuam a aumentar a complexidade consumindo mais tempo para o detalhamento no nível de portas lógicas e flip-flops. Uma linguagem de descrição de hardware permite que sistemas digitais possam ser desenvolvidos e depurados em um nível mais alto antes da conversão para o nível mais baixo. As linguagens mais populares para descrição de hardware são VHDL (VHSIC - Very High Speed Integrated Circuit - Hardware Description Language) (COHEN, 1999) e Verilog (ROTH, 1998). Figura 1. Posicionamento da Computação Reconfigurável. (Fonte: FERLIN et al, 2005) 50 da Vinci, Curitiba, v. 4, n. 1, p , 2007
5 Antonio Edson Ceccon E Edson Pedro Ferlin 3 DESCRIÇÃO O projeto é composto por um software montador de templates e da interface de gerenciamento e faz utilização de uma arquitetura paralela desenvolvida no ano O software montador de templates será executado em um microcomputador, sendo o responsável pelo fornecimento das informações de configuração e dos dados a serem processados pela máquina paralela. A interface apresenta-se como um componente de hardware embarcado em FPGA, sendo responsável pelo gerenciamento do fluxo de informações vindas do microcomputador e que devem ser enviadas e recebidas de e para a máquina paralela. O componente em hardware foi adotado a fim de proporcionar maior desempenho em relação a um componente desenvolvido em software. Esse desempenho melhorado é conseguido pela integração da interface e a máquina paralela por meio de um barramento de alta velocidade denominado de Avalon (NII5V1-2006). A arquitetura paralela é composta por uma unidade de controle que efetua a distribuição de processamento e de vários elementos processadores (EPs) que são responsáveis pelo processamento. 3.1 Subsistema Nios II Com o estabelecimento dos requisitos torna-se possível a construção lógica do subsistema Nios II que faz parte do hardware e pode ser visualizado na Figura 2. Figura 2 - Interface de Controle da Vinci, Curitiba, v. 4, n. 1, p ,
6 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II Esse subsistema é composto dos seguintes componentes: Processador Nios II; Controlador SDRAM; Controlador de comunicação USB; Temporizador; Banco de registradores; Núcleo AP. 3.2 Sistema de Firmware O firmware implementa as rotinas de comunicação entre o software do microcomputador e o processador Nios II por meio de uma interface USB (Universal Serial Bus). Também implementa as rotinas de controle e comunicação entre o processador Nios II (NII5V1-2006) e o Núcleo AP (Núcleo da Arquitetura Paralela) para o envio de templates e recebimento de resultados processados. Na Figura 3 pode-se observar o fluxo de processamento executado pelo firmware. O desenvolvimento do firmware para o projeto faz-se utilizando a ferramenta Nios IDE (NII5V2-2006) sendo escrito em linguagem C/C++. Figura 3 - Fluxo de Processamento do Firmware 52 da Vinci, Curitiba, v. 4, n. 1, p , 2007
7 Antonio Edson Ceccon E Edson Pedro Ferlin 3.3 Sistema de Software O software tem como finalidade estabelecer uma interface humana para entrada de dados a serem processados e o envio dessas informações para a interface de controle desenvolvida em hardware. O software tem como plataforma de execução um microcomputador com arquitetura Windows - Intel. A interface de controle é a responsável pela distribuição desses dados para a máquina de processamento paralelo e do recolhimento dos dados processados que serão retornados para o software, que pode ser observada na Figura 4. Figura 4 - Tela de Visualização do Cálculo Para permitir a interação entre o software e o hardware desenvolveu-se a comunicação USB. A implementação das rotinas de comunicação utiliza o driver fornecido com o kit DE2 (Development and Education board) denominado EasyD12 (Driver de comunicação USB fornecido pelo fabricante Altera Corporation). Esse driver disponibiliza uma biblioteca na forma de DLL (Dynamic-link library) para o sistema operacional Windows. Para que a comunicação ocorresse de forma adequada optou-se pela implementação de um protocolo proprietário. Esse protocolo utiliza uma estrutura de dados que pode ser visualizada na Figura 5 e Figura 5 - Estrutura de Dados do Protocolo de Comunicação algoritmo de controle que tem como base a troca de comandos entre o microcomputador e a interface embarcada no dispositivo FPGA. Para cada comando enviado pelo software espera-se uma resposta confirmando a sua execução pela interface embarcada. Na Tabela 1 podem-se observar os principais comandos implementados. da Vinci, Curitiba, v. 4, n. 1, p ,
8 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II Tabela 1. Principais Comandos de Comunicação 4 TESTES E RESULTADOS A seguir são detalhadas as três categorias de testes realizados na interface e que correspondem aos testes de Software, do Hardware e do Firmware. Cada categoria visa explorar uma face do projeto de modo que as funcionalidades sejam observadas separadamente. 4.1 Testes de Software Inicialmente faz-se a depuração e diagnóstico de funcionamento do software por meio da geração de template com a correspondente validação do processamento, armazenamento e leitura. Para a criação do template foi escolhida a equação de 2º grau por ser uma equação bastante conhecida, o que facilita o entendimento da transposição dos dados da equação para o template. Primeiramente gera-se o grafo da equação de 2º grau o qual pode ser visualizado na Figura 6. A utilização do grafo como referência permite o Figura 6 - Grafo da Equação de 2º grau desenvolvimento do template, que pode ser observado na Tabela 2. A metodologia de desenvolvimento do template não será discutida, pois não está no escopo deste projeto. Tabela 2 - Exemplo de programa no formato de Templates 54 da Vinci, Curitiba, v. 4, n. 1, p , 2007
9 Antonio Edson Ceccon E Edson Pedro Ferlin Após concluída a primeira etapa, ocorre a depuração e diagnóstico de funcionamento do software por meio da leitura do template da equação de 2º grau armazenado no microcomputador, processamento e validação do envio ao microprocessador Nios II. Esse teste foi feito utilizando-se como interface para visualização dos resultados o mostrador LCD (Liquid Crystal Display), disponível no kit DE2 do fabricante Altera, para validação dos dados recebidos pelo microprocessador Nios II. A última etapa corresponde à depuração e diagnóstico de funcionamento do software por meio do recebimento de template do microprocessador Nios II com a correspondente validação dos dados recebidos e sua persistência no microcomputador. 4.2 Testes de Firmware O primeiro teste corresponde à depuração e diagnóstico de funcionamento do firmware por meio da interligação do kit DE2 com um microcomputador. Nesse teste foi validado o correto recebimento e envio de dados de e para o microcomputador. Outro teste implica a depuração e diagnóstico de funcionamento do firmware por meio da interligação do subsistema Nios II com a Arquitetura Paralela. Nesse teste foi validado o correto recebimento e envio de dados de e para a Arquitetura Paralela, mais precisamente para a memória da máquina. Na primeira versão do firmware utilizava-se a interface USB com tamanho de pacotes de 8 bytes. Posteriormente foram realizados testes com o aumento progressivo do tamanho do pacote até 64 bytes, que é o tamanho máximo permitido pelo driver Easy12 que é disponibilizado pelo kit DE2. Na Figura 7 pode-se observar o ganho de desempenho na comunicação entre o microcomputador e o microprocessador Nios II. O teste foi realizado com o envio do template para Figura 7 - Desempenho da Comunicação usando a USB cálculo da equação de 2º grau. 4.3 Testes de Hardware Como teste inicial tem-se a depuração e diagnóstico de funcionamento do Núcleo AP, por meio da criação de componente de hardware responsável pelo envio de templates para a Arquitetura Paralela. O teste realizado utiliza o módulo de simulação do software Quartus II (QII6V1-2007). Inicialmente a velocidade de clock utilizada para o subsistema Nios II foi 50 MHz, sendo essa velocidade disponível diretamente pelo Figura 8 - Desempenho do Subsistema Nios II da Vinci, Curitiba, v. 4, n. 1, p ,
10 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II kit DE2. Para avaliar o desempenho foram realizados testes com velocidades entre 25 e 100 MHz utilizando um circuito PLL (Phased Locked Loop). No gráfico da Figura 8 pode-se observar o ganho de desempenho obtido em função do aumento da velocidade do processador. Inicialmente utilizou-se o modelo de processador Nios II/e. Para melhorar o desempenho foram realizados testes com outros dois modelos disponíveis. No gráfico da Figura 9 Figura 9 - Desempenho usando modelos diferentes de Nios II pode-se observar o ganho de desempenho obtido em função do modelo utilizado para processamento. Os testes foram realizados utilizando-se os templates para cálculo da equação de 2º grau em dez mil iterações. 5 CONCLUSÃO Por meio dos resultados obtidos no projeto pode-se observar que o interfaceamendo entre o software Montador de Templates e a Máquina Paralela utilizando-se o processador embarcado Nios II permite maior flexibilidade que a utilização de componentes customizados, pois por meio da modificação do firmware é possível a incorporação de novas funcionalidades sem a necessidade de alteração do componente. A arquitetura de interfaceamento é padronizada e utiliza componentes que são interligados por um barramento de comunicação e controle, essa arquitetura permite a inserção e remoção de componentes de forma mais rápida que a inserção de componentes em projetos de hardware customizados. Esse conjunto de aspectos permite a redução de custos e maior rapidez na implementação, permitindo que o produto chegue ao mercado mais rapidamente e com preços mais competitivos. Trabalhos futuros podem ser desenvolvidos para a melhoria no desempenho da comunicação entre o microcomputador e a interface embarcada. Essa melhoria pode ser implementada por meio do uso de um driver com maior capacidade de comunicação para a interface USB ou a implementação de uma interface Ethernet com o uso do protocolo TCP/IP, o que permitiria acesso remoto à interface. No firmware e no hardware da interface, pode-se melhorar o tratamento do fluxo de dados para permitir o envio de uma quantidade variável de templates ao invés da quantidade fixa da versão atual. 56 da Vinci, Curitiba, v. 4, n. 1, p , 2007
11 Antonio Edson Ceccon E Edson Pedro Ferlin REFERÊNCIAS BIBLIOGRÁFICAS ALTERA CORPORATION. Nios II: processor reference handbook. Disponível em:< ALTERA CORPORATION. Nios II: software developer s handbook. Disponível em : < ALTERA CORPORATION. Quartus II: version 6.1 handbook, v. 4 SOPC Builder. Disponível em < BRODZINSKI, M.V.; FERLIN, E.P. Máquina paralela reconfigurável baseada em Fluxo de Dados aplicada a cálculo numérico. Monografia do Curso de Engenharia da Computação. Curitiba-PR: UnicenP, COHEN, B. VHDL coding styles and methodologies. 2. ed. Massachusetts: Kluver Academic Publishers, FERLIN, E.P. et al. Arquitetura paralela reconfigurável de alto desempenho aplicada a métodos numéricos. In: I2TS 4th INTERNATIONAL INFORMATION AND TELECOM- MUNICATION TECHNOLOGIES SYMPOSIUM. Anais Florianópolis, CD- ROM. ROTH, C.H. Digital systems design using VHDL. Boston: PWS Publishing, SILC, J.; ROBIC, B.; UNGERER, T. Processor architecture. Berlin: Spring-Verlag, TANENBAUM, A. S. Organização estruturada de computadores. 5. ed. São Paulo: Pearson, 2007 da Vinci, Curitiba, v. 4, n. 1, p ,
12 INTERFACE RECONFIGURÁVEL PARA ARQUITETURA PARALELA BASEADA EM PROCESSADOR EMBARCADO NIOS II 58 da Vinci, Curitiba, v. 4, n. 1, p , 2007
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