Introdução aos Sistemas Computacionais

Transcrição

1 Introdução aos Sistemas Computacionais O processador Prof. Mário Calha mjc@di.fc.ul.pt 2010/11 Conteúdo Sinal de relógio Arquitectura básica Modos de operação x86 Condutas Paralelismo Outras arquitecturas ISC LEI/FCUL Mário Calha 2

2 O processador SINAL DE RELÓGIO ISC LEI/FCUL Mário Calha 3 Sinal de relógio Sinal de relógio sinal gerado pela passagem de electricidade pelo cristal (quartzo) que o faz vibrar a uma certa frequência oscila entre um valor alto e um valor baixo (onda quadrada) frequência constante (100, 133, 166, 200,, MHz) coordena as acções dos circuitos processador, memória, ISC LEI/FCUL Mário Calha 4

3 Divisores e multiplicadores Como oferecer sinais de relógio adequados aos vários componentes? o sinal de relógio do sistema tem de ser dividido ou multiplicado Divisores do sinal de relógio de uma placa-mãe slots PCI funcionam a 33MHz (1/3 de um relógio a 100MHz) Multiplicadores do sinal de relógio de uma placa-mãe Front Side Bus (FSB) processador memória ISC LEI/FCUL Mário Calha 5 O processador ARQUITECTURA BÁSICA ISC LEI/FCUL Mário Calha 6

4 Resumo Arquitectura básica do processador Blocos básicos Registos ALU Circuito de dados Unidade de controlo CISC vs. RISC ISC LEI/FCUL Mário Calha 7 Processador Processador, ou Unidade Central de Processamento (UCP) parte activa do computador que realiza todo o trabalho de manipulação de dados e tomada de decisões Blocos básicos Registos armazenamento interno Unidade de Aritmética e Lógica (ALU Arithmetic Logic Unit) efectua operações aritméticas e lógicas Circuito de dados (datapath) é o hardware que realiza as operações requeridas, ex: ALU, registos e barramentos internos Unidade de Controlo é o hardware que controla o circuito de dados em termos de comutadores, selecção de operação, movimento de dados, ISC LEI/FCUL Mário Calha 8

5 Processador CISC Processador CISC (Complex Instruction Set Computer) instruções podem executar várias operações de baixo-nível Exemplos System/360, Motorola 68k, x86 (Intel e AMD) Diagrama de blocos do Intel ISC LEI/FCUL Mário Calha 9 Processador RISC Processador RISC (Reduced Instruction Set Computer) instruções mais simples permite execução mais rápida também conhecida como arquitectura load/store Exemplos ARM, MIPS, Power (IBM), SPARC, Cell BE Diagrama esquemático da arquitectura MIPS ISC LEI/FCUL Mário Calha 10

6 Evolução dos registos x , 14 registos de 16-bit 4 registos de utilização geral (GPR): AX, BX, CX, DX 2 registos de índice: SI, DI 2 registos de ponteiro: BP, SP 4 registos de segmento: CS, DS, SS, ES Registo de sinalização: flags Ponteiro de instruções: IP plataformas 32-bit registos expandidos para 32-bit (excepto CS, DS, SS, ES) prefixo E, ex: AX EAX 2 novos registos de segmento: FS, GS ISC LEI/FCUL Mário Calha 11 Evolução dos registos x86 (2) Plataformas 64-bit registos expandidos para 64-bit (excepto CS, DS, SS, ES) prefixo R, ex: AX RAX 8 novos registos gerais (R8, R9,, R15) Registos de vírgula-flutuante 8 registos de 80-bit (ST..) 3 registos de 16-bit: Control word, Status word, Tag word Registos especiais (utilizados principalmente pelo SO) 5 registos de controlo: CR0, CR4 6 registos de depuração: DR0,, DR3, DR6, DR7 4 registos de teste: TR4,, TR7 Registos de descritor: GDTR, LDTR, IDTR Registo de teste: TR ISC LEI/FCUL Mário Calha 12

7 Unidade de aritmética e lógica A maior parte das ALUs realiza as seguintes operações aritméticas sobre inteiros (+,-,*,/) lógicas sobre bits (AND, NOT, OR, XOR) deslocamento de bits Uma ALU pode realizar operações complexas mas torna a ALU maior, mais cara e com maior consumo Entradas são as operações e os respectivos operandos Saídas resultado do cálculo ALUs vs. FPUs a unidade de cálculo em vírgula-flutuante (FPU) realiza operações aritméticas sobre valores em vírgula-flutuante ISC LEI/FCUL Mário Calha 13 Circuito de dados Conjunto de blocos utilizados para: circulação e processamento da informação ISC LEI/FCUL Mário Calha 14

8 Unidade de controlo A unidade de controlo implementa o ciclo fundamental de execução, para cada instrução são executadas 3 operações: Leitura (fetch) Descodificação (decode) Execução (execute) Este ciclo pode ser realizado sequencialmente i.e. a leitura da próxima instrução só ocorre quando termina a execução da instrução actual ou paralelamente se cada operação do ciclo for independente utilizando uma conduta! ISC LEI/FCUL Mário Calha 15 Leitura de instruções Acesso à memória de instruções identificar endereço da próxima instrução (EIP) pode envolver aritmética. Ex: no 80186, (CS<<4)+IP leitura (fetch) da instrução Diagrama esquemático da arquitectura MIPS ISC LEI/FCUL Mário Calha 16

9 Descodificação de instruções Descodificação interpretação da instrução conversão dos bits da instrução para sinais de controlo que controlam outras partes da UCP Microcódigo código intermédio gerado por descodificação das instruções complexas deve ser descodificado numa segunda etapa dando origem aos sinais de controlo ISC LEI/FCUL Mário Calha 17 Descodificação no x86 Codificação de tamanho variável Bytes de prefixo modificam a operação comprimento do operando, repetição, trinco, a maioria serve para mudar o significado original da instrução Bytes de sufixo especificam o modo de endereçamento ISC LEI/FCUL Mário Calha 18

10 Descodificação no MIPS Instruções R-format op rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits op: código de operação. rs: nº do 1º registo fonte. rt: nº do 2º registo fonte. rd: nº registo de destino. shamt: quantidade de deslocamento. funct: código de função (estende opcode) Instruções I-format para aritmética com valores imediatos e instruções load/store op rs rt constante ou endereço rt: nº 6 de bitsregisto de 5 bits destino ou 5 bits fonte. constante: a bits endereço: deslocamento adicionado ao endereço de base em rs ISC LEI/FCUL Mário Calha 19 Descodificação de instruções ARM ISC LEI/FCUL Mário Calha 20

11 Execução de instruções Dependendo da classe da instrução utilizar a ALU para calcular resultado aritmético endereço de memória para load/store endereço de destino do salto (branch) aceder à memória de dados para load/store actualizar EIP EIP endereço_de_destino (em caso de salto), ou EIP + X bytes (em dependência do nº de bytes ocupados pela instrução actual) ISC LEI/FCUL Mário Calha 21 CISC vs. RISC Arquitectura CISC (x86) implementação difícil do reportório hardware traduz as instruções para micro-operações simples instruções simples: 1-1 instruções complexas: 1-muitas micromotor é semelhante ao RISC desempenho comparável ao RISC compiladores evitam instruções complexas arquitectura x86 original tem muitas limitações não suporta protecção, memória virtual, muitas extensões foram introduzidas desde a 1ª geração x86 só a cota de mercado x86 é que mantém esta solução viável ISC LEI/FCUL Mário Calha 22

12 RISC vs. CISC Arquitectura RISC (comparada com a CISC) privilegia operações que envolvam registos fornece um nº adequado de registos limita o número de instruções de acesso à memória no limite, apenas LOAD e STORE favorece formatos de instruções simples, logo fáceis de descodificar maximiza a taxa com que as instruções são iniciadas ISC LEI/FCUL Mário Calha 23 O processador MODOS DE OPERAÇÃO X86 ISC LEI/FCUL Mário Calha 24

13 Modos de operação UCPs x86 têm vários modos de operação modo Real (completamente compatível com o x86 original) modo Protegido 16-bit modo Protegido 32-bit modo Virtual-8086 (suporte a programas legacy) modo Longo (modo Protegido 64-bit) Modos diferentes têm limitações diferentes Depois do arranque, o UCP funciona em modo Real A comutação entre modos é feita por software (Sistema Operativo) ISC LEI/FCUL Mário Calha 25 Níveis de privilégio Em modo protegido, um processo tem um nível de privilégio Existem 4 níveis de privilégio (ou anéis) de 0 a 3, sendo o 0 o que oferece mais privilégios SO é executado, tipicamente, no nível 0 aplicações do utilizador operam no nível 3 ISC LEI/FCUL Mário Calha 26

14 Modo protegido Introduz o termo espaço de endereçamento lógico Cada posição da memória tem dois tipos de endereços: Endereço lógico visto e utilizado pelo programa Endereço físico endereço real utilizado pela unidade de gestão de memória do UCP para aceder à memória O tamanho do espaço lógico pode ser diferente do tamanho do espaço físico No a memória era organizada por segmentos Endereço Lógico Segmentação Endereço Físico A partir do cada segmento passou a ser mapeado sobre páginas Endereço Lógico Endereço Linear Segmentação Paginação Endereço Físico ISC LEI/FCUL Mário Calha 27 O processador CONDUTAS ISC LEI/FCUL Mário Calha 28

15 Resumo Condutas Arquitectura super-escalar Condutas paralelas Condutas diversificadas Condutas dinâmicas Riscos de uma conduta ISC LEI/FCUL Mário Calha 29 Analogia da lavandaria Supondo uma lavandaria com 4 etapas Conclusão: o paralelismo aumenta o desempenho ISC LEI/FCUL Mário Calha 30

16 Conduta de 3 estágios Ciclo fetch-decode-execute em conduta (pipeline) de 3 estágios O objectivo da conduta é aumentar o desempenho maximizando o débito de instruções Parâmetros relevantes latência (tempo de propagação) débito (throughput) Arquitectura escalar pode ser ineficiente se os tempos dos 3 estágios não forem idênticos Como resolver? ISC LEI/FCUL Mário Calha 31 De escalar para superescalar Arquitectura superescalar permite um nº de Ciclos por Instrução (CPI) < 1 Tipos de condutas Condutas paralelas condutas longas (paralelismo temporal) avançar múltiplas instruções por ciclo (paralelismo espacial) Condutas diversificadas múltiplos tipos de unidades funcionais mistura de diferentes unidades funcionais Condutas dinâmicas execução fora-de-ordem unidades funcionais distribuídas ISC LEI/FCUL Mário Calha 32

17 Condutas longas Decomposição dos estágios mais complexos Ciclo de execução, para cada instrução: Leitura Descodificação Leitura do operando, se necessário Execução Escrita do resultado Novamente a eficiência depende do tempo de execução por estágio ISC LEI/FCUL Mário Calha 33 Condutas longas (2) Vantagens o aumento do nº de estágios permite reduzir o ciclo de relógio do UCP porque cada estágio vai realizar menos trabalho Desvantagens má previsão dos saltos vai ter um impacto maior para condutas mais longas paragem (stall) também vai ter um impacto maior ciclo de relógio mais curto pode induzir em erro ISC LEI/FCUL Mário Calha 34

18 Múltiplas condutas Paralelismo espacial Implica a possibilidade de emparelhamento da execução das instruções nas várias condutas Exemplo Intel Pentium: pipelines u e v ISC LEI/FCUL Mário Calha 35 Condutas diversificadas Condutas diversificadas acesso a diversas unidades funcionais Quem decide o caminho? Estágio de despacho decide para que unidade vai enviar a instrução ISC LEI/FCUL Mário Calha 36

19 Condutas dinâmicas Execução fora de ordem de instruções independentes Buffer de despacho permite reordenar as instruções a executar Buffer de reordenação depois de executadas, as instruções devem voltar à ordem inicial ISC LEI/FCUL Mário Calha 37 Arquitectura superescalar Conduta de 6 estágios O resultado de cada estágio é enviado para um buffer o buffer permite adaptar melhor os diferentes ritmos de cada estágio Estágio de Write-back substituído por 2 estágios: Complete Retire ISC LEI/FCUL Mário Calha 38

20 Conduta do Intel Pentium Pro 1º processador x86 a utilizar uma super-conduta Nov/1995 conduta c/ 3 secções in order (F/D) out of order (D/E) in order (R) 14 estágios: Fetch/Decode: 8 Dispatch/Exec: 3 Retire: 3 ISC LEI/FCUL Mário Calha 39 Conduta do núcleo Nehalem Intel Core i7 Nov/2008 conduta de 16 estágios caches separadas: instruções e dados ISC LEI/FCUL Mário Calha 40

21 Conduta do núcleo Nehalem (2) Estágios in-order Leitura e Descodificação Máximo de 4 macro-instruções descodificadas por ciclo Macro-instruções complexas convertidas para micro-instruções (μ-ops) ISC LEI/FCUL Mário Calha 41 Conduta do núcleo Nehalem (3) Estágios out-of-order Despacho e Execução de instruções Despacho de até 6 μ-ops Execução de até 6 μ-ops 3 μ-ops memória 3 μ-ops ALU ISC LEI/FCUL Mário Calha 42

22 Conduta do MIPS MIPS significa Microprocessor without Interlocked Pipeline Stages Conduta de 5 estágios: IF, leitura da instrução a partir da memória ID, descodifica a instrução e lê os registos EX, executa a instrução ou calcula o endereço Mem, acede a operando de memória WB, escrita do resultado para o registo ISC LEI/FCUL Mário Calha 43 Exemplo de conduta do MIPS Tempo por estágio R/W 100ps outros 200ps Single-cycle (T c = 800ps) Comparar ciclo único c/ conduta Pipelined (T c = 200ps) ISC LEI/FCUL Mário Calha 44

23 Conduta e reportório MIPS Reportório MIPS desenhado a pensar na conduta Todas as instruções são de 32-bit mais fácil de ler e descodificar num ciclo em contraste no x86: instruções 1 a 17-byte Poucos formatos de instruções e regulares permite descodificar e ler registos numa única etapa Endereçamento Load/Store Permite calcular o endereço no 3º estágio e aceder à memória no 4º estágio Alinhamento dos operandos de memória acesso à memória leva apenas um ciclo de relógio ISC LEI/FCUL Mário Calha 45 Riscos de uma conduta Riscos (hazards) Situações que impedem o início da próxima instrução no próximo ciclo criam uma bolha na conduta Riscos estruturais um recurso necessário está ocupado Riscos de dados necessidade de aguardar pela conclusão de uma leitura/escrita de uma instrução anterior Riscos de controlo decisão de acção de controlo depende de uma instrução anterior ISC LEI/FCUL Mário Calha 46

24 Riscos de uma conduta (2) Riscos estruturais problema: instruções e dados na mesma memória solução: diferentes memórias ou diferentes caches Riscos de dados problema: instrução depende da conclusão de uma anterior solução: encaminhamento directo (bypassing) do resultado sem esperar pela escrita em registo solução 2: reordenação do código para evitar utilização de um resultado calculado na instrução anterior Riscos de controlo problema: saltos determinam o fluxo de controlo solução: previsão de saltos estática ou dinâmica (baseada num histórico) ISC LEI/FCUL Mário Calha 47 O processador PARALELISMO ISC LEI/FCUL Mário Calha 48

25 Taxonomia de Flynn Classificação de arquitecturas de computador (1966) SISD Single Instruction Single Data stream SIMD Single Instruction Multiple Data streams MISD Multiple Instruction Single Data stream MIMD Multiple Instruction Multiple Data streams ISC LEI/FCUL Mário Calha 49 Extensões SIMD MMX (1996) introduzidas no Pentium MMX 8 novos registos de 64-bit que são apenas novos rótulos para os registos da FPU (ST0,, ST7): MM0,, MM7 comutação modo VF MMX tem custo elevado cada registo pode armazenar inteiros de vários tamanhos 3DNow! (1998) introduzidas no AMD K6-2 semelhante ao MMX mas também opera sobre números VF comutação modo VF MMX mais rápida do que MMX será descontinuada em futuros processadores (Ago/2010) ISC LEI/FCUL Mário Calha 50

26 Extensões SIMD (2) AltiVec (1998) é só um reportório e não uma arquitectura de implementação arquitectura load/store no acesso aos registos (RISC) proposto pela AIM (Apple, IBM e Motorola) introduzida no PowerPC 970, Power6, Cell BE 32 registos de 128-bit: v0,, v31 opera sobre inteiros, VF precisão simples ou RGB pixel permite manipulação sofisticada ao nível do byte ISC LEI/FCUL Mário Calha 51 Extensões SIMD (3) SSE Streaming SIMD Extensions (1999) introduzidas no Pentium III 8 novos registos (efectivos) de 128-bit: XMM0,, XMM7 extendido para 16 registos no modo Longo (x86-64) opera sobre inteiros e VF de precisão simples evolução SSE2 (Pentium 4), com VF de precisão dupla evolução SSE3 e SSE4, aumento do nº de instruções AVX Advanced Vector Extensions (2011) introduzidas no Sandy Bridge (Intel) e no Bulldozer (AMD) revisão completa do SSE: novas características, novas instruções, nova codificação 16 registos de 256-bit: YMM0,, YMM15 permite extensão para registos de 512-bit, 1024-bit, ISC LEI/FCUL Mário Calha 52

27 Exemplo SSE ISC LEI/FCUL Mário Calha 53 UCPs escalares e vectoriais Processador escalar as suas instruções apenas operam sobre um item de dados de cada vez Processador vectorial surgiu na década de 70 tem instruções que operam sobre um vector de dados de cada vez arquitectura SIMD Exemplos Processadores x86 com MMX, SSE, AVX Processadores IBM com AltiVec (PowerPC, Cell BE) ISC LEI/FCUL Mário Calha 54

28 Arquitecturas MIMD Como aumentar o desempenho sem aumentar a velocidade? múltiplos processadores múltiplos núcleos independentes na UCP Múltiplos núcleos podem, ou não, partilhar caches podem oferecer comunicação inter-núcleo: passagem de mensagens ou memória partilhada requerem uma topologia de rede de interligação barramento, anel, malha (mesh) e crossbar o sistema pode ser homogéneo (núcleos idênticos) ou heterogéneo Exigem novo paradigma de programação paralela (multitarefa) e eventualmente concorrente ISC LEI/FCUL Mário Calha 55 GPGPU SIMD/MIMD Unidade de Processamento Gráfico de Utilização Geral (GPGPU General Purpose Graphics Processing Unit) Utilização de GPU para aplicações que habitualmente são executadas por uma UCP Aplicações processamento de sinal processamento paralelo APIs CUDA, OpenCL, DirectCompute ISC LEI/FCUL Mário Calha 56

29 Fluxos de instruções e dados Taxonomia de Flynn exemplos de arquitecturas Instruction Streams Single Multiple SISD: MISD: Data Streams Single Multiple Processador comum sem unidade SIMD SIMD: Unidade de cálculo: AltiVec, SSE ou AVX Processador Gráfico Sistemas Tolerantes a Faltas MIMD: Multi-núcleos Multiprocessador Sistemas Distribuídos ISC LEI/FCUL Mário Calha 57 O processador OUTRAS ARQUITECTURAS ISC LEI/FCUL Mário Calha 58

30 Processador Digital de Sinais Operação típica de um DSP (Digital Signal Processor) amostragem de sinal analógico processamento digital de sinais nos domínios: temporal, espacial, frequência, auto-correlação e wavelet conversão do resultado para o domínio analógico Aplicações sonar reconhecimento de fala áudio vídeo ISC LEI/FCUL Mário Calha 59 Micro-controlador Micro-controladores (MCU Microcontroller Unit) integram no mesmo CI: Processador Memória Periféricos Aplicações automóvel inclui dezenas de sub-sistemas que utilizam MCUs com memória não-volátil para armazenamento de firmware e outros fins e muitos outros sistemas embedded ISC LEI/FCUL Mário Calha 60

31 Campos de Portas Programáveis FPGA (Field Programmable Gate Arrays) é um equipamento que contém uma matriz de circuitos com portas reconfiguráveis. Quando um FPGA está configurado, o circuito interno está conectado de modo que cria uma implementação em hardware da aplicação no software. Diferente de processadores, o FPGA utiliza hardware dedicado para processamento lógico e não tem um sistema operativo. ISC LEI/FCUL Mário Calha 61 Bibliografia Patterson and Hennessy, Computer Organization and Design: The hardware/software interface, 4 th edition, chapter 4 The Processor Tanenbaum, Structured Computer Organization, 5 th edition, section 2.1 Processors section 3.4 CPU chips and buses chapter 4 The microarchitecture level section 8.1 On-chip paralellism ISC LEI/FCUL Mário Calha 62