Implementação em hardware da função de ativação do neurônio artificial utilizando instrução customizada para o processador IOS II

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1 Implementação em hardware da função de ativação do neurônio artificial utilizando instrução customizada para o processador IOS II Wilian Soares Lacerda, Rafael Marques Chaves Dep to de Ciência da Computação - Universidade Federal de Lavras (UFLA) Caixa Postal Lavras MG - Brazil Abstract. This paper presents a method for implementing a network of artificial neurons in hardware/software. The artificial neural network and its training algorithm are implemented in an FPGA platform type instantiated in a microprocessor ( IOS II) that runs a program developed in C++. The activation function of artificial neurons (sigmoid) is implemented in hardware on the FPGA using VHDL, and its use is a call to an instruction from the microprocessor. The results show gains in processing speed of artificial neural network during the training phase, without prejudice to its efficiency when compared to the same system in software. Resumo. Este artigo apresenta um método de implementação de uma rede de neurônios artificiais em hardware/software. A rede neural artificial e o seu algoritmo de treinamento são implementados em uma plataforma tipo FPGA instanciado em um microprocessador ( IOS II) que executa um programa desenvolvido em linguagem C++. A função de ativação dos neurônios artificiais (sigmóide) é implementada em hardware na FPGA utilizando VHDL, e a sua utilização é realizada como uma chamada a uma instrução do microprocessador. Os resultados demonstram ganho de velocidade de processamento da rede neural artificial na fase de treinamento, sem prejuízo a sua eficiência quando comparado ao mesmo sistema em software. 1. Introdução Redes Neurais Artificiais (RNA s), assim como outros métodos computacionais, geralmente são implementados em software, se apresentando na forma de algoritmos, operando em várias plataformas diferentes [Braga 2007, Haykin 2001]. Desta forma, o funcionamento destas estruturas fica agregado ao funcionamento de um computador. Isto significa que o desempenho das mesmas será limitado, entre outros fatores, pela capacidade da plataforma de processamento, e principalmente pelo fato dos computadores serem máquinas seriais. Estas estruturas operam com um overhead muito elevado, uma vez que existem sinais de controle que são importantes para o funcionamento do computador, mas não para o funcionamento direto das mesmas. A implementação de RNA s em hardware tem como principal motivação a diminuição deste overhead. A implementação em hardware também possibilita o funcionamento paralelo das RNA s, o que, em termos práticos, significa ganho de desempenho e velocidade.

2 Neste trabalho é apresentada uma implementação de uma RNA, parte em software e parte em hardware. A parte escolhida para implementação em hardware foi justamente a função de ativação dos neurônios artificiais, função do tipo sigmoidal. A função sigmóide possui um alto custo computacional, por isto foi a parte escolhida para implementação em hardware com o objetivo de aumentar o desempenho tanto na fase de treinamento (fase backward) quanto na fase de uso da rede (fase forward). O sistema neural foi implementado em uma plataforma microprocessada em FPGA (Field Programmable Gateway Array) utilizando um kit de desenvolvimento produzido pela Altera Corporation [Altera 2009]. O artigo é organizado da seguinte forma. Na seção 2 é apresentado uma breve revisão sobre métodos e as dificuldades de implementação de Redes Neurais em hardware. Na seção 3 é apresentado a metodologia proposta baseada em plataforma FPGA. Em seguida, na seção 4 são apresentados os resultados obtidos com a metodologia proposta, além da análise de desempenho obtido. Por fim, na seção 5 são apresentadas as conclusões deste trabalho. 2. Redes eurais em Hardware O desenvolvimento de uma rede neural pode ser realizado tanto em software quanto em hardware, havendo vantagens e desvantagens entre ambos. Para o desenvolvimento em software, as vantagens recaem sobre a facilidade e o tempo gasto para implementação da rede; já as desvantagens estão relacionadas à lentidão dos dados, por serem processados sequencialmente. Para a implementação em hardware, as vantagens estão relacionadas ao melhor aproveitamento do paralelismo intrínseco das RNA s, enquanto que as desvantagens ficam a cargo de se alcançar um equilíbrio razoável na precisão de bits. Dentre as características inerentes das RNA s que chamam a atenção para o desenvolvimento em hardware está o processamento paralelo, que é a capacidade de receber múltiplas informações e processá-las ao mesmo tempo [Hassan 2008, Ludwig 2007, Valença 2005]. Para implementação digital com alta precisão numérica é necessário uma grande área de chip, enquanto que em implementação analógica o ruído do sistema impede alta precisão. Assim, implementações em hardware digital de RNA s tipicamente usam uma representação de parâmetros da rede com uma precisão limitada, por exemplo: 16 bits de peso são usados durante o processo de treinamento backpropagation (fase backward) e apenas 4 bits ou 8 bits de peso são empregados durante a fase forward [Moerland 1996]. Um exemplo de implementação em eletrônica analógica pode ser comparada com implementação digital com uma resolução de apenas 7 bits. Desde que implementações em hardware são caracterizadas por uma precisão baixa, é essencial estudar os seus efeitos na fase forward e no treinamento dos vários modelos de RNA s. Alguns problemas da implementação do algoritmo de treinamento das RNA s em hardware são a necessidade de precisão da função de ativação e sua derivada, e o cascateamento de multiplicadores na fase backward [Alippi 1991]. A função sigmoidal é a função de ativação não linear tradicional usada em RNA s, demonstrada na Equação 1 e Figura 1. A função sigmoidal não é apropriada para implementação digital direta, já que consiste de uma série exponencial infinita. Muitas implementações usam uma tabela para aproximar a função sigmoidal (veja exemplo na Figura 2), entretanto a quantidade de hardware necessário para esta tabela pode ser muito grande especialmente se uma

3 aproximação razoável é desejada. Uma simples função não linear de segunda ordem pode ser usada como uma função sigmoidal o que pode ser implementada diretamente usando técnicas digitais [Blake 1998]. f(v) =1/(1+ e -v ) (1) Figura 1 Gráfico da função sigmóide Figura 2 Gráfico da função sigmóide discretizada em 20 degraus Antes do advento da lógica programável, circuitos lógicos eram construídos em placas utilizando componentes padrões, ou pela integração de portas lógicas [Fabbrycio 2009]. Para implementações que precisam de chips personalizados, os circuitos ficavam muitos caros, pois um circuito seria desperdiçado, toda vez que fosse feito um teste, até alcançar o desejado. Atualmente, tem-se a opção de usar chips programáveis [Weber 2003], chamados de FPGAs (Field Programmable Gate Arrays) ou, mais raramente, de LCAs (Logic Cell Arrays). Como o nome sugere, eles são chips compostos por um enorme número de chaves programáveis, que podem ser configurados para implementar o comportamento de qualquer outro circuito. Um único FPGA pode implementar não apenas um processador simples, mas também outros circuitos de apoio, como o controlador de vídeo, uma interface serial e assim por diante. Os modelos recentes incluem inclusive uma pequena quantidade de memória RAM e circuitos de apoio, de forma que você pode ter um sistema completo usando apenas um chip FPGA previamente programado, um chip de memória EPROM (ou memória flash) com o software, a placa de circuito com as trilhas e conectores e uma bateria ou outra fonte de energia. Na implementação por hardware, o tempo de desenvolvimento de um protótipo é maior comparado ao tempo utilizado em uma implementação por software. Contudo, devido a alta taxa de processamento paralelo que pode ser obtida, torna-se ideal para aplicações que envolvam o processamento de sinais em tempo real [Molz 1999]. Assim, vários trabalhos estão sendo feitos em hardware, com o intuito de aperfeiçoar a técnica de RNA em hardware [Granado 2006, Moerland 1997, Omondi 2006, Savran 2003] para ser utilizada na indústria. Molz (1999) implementou redes neurais em um ambiente de codesign em uma placa reconfigurável na intenção de aperfeiçoar a técnica em hardware. Foi notado que

4 o cálculo da função de ativação era muito custoso para FPGA. A solução para este problema foi fazer uma tabela de valores previamente definidos contendo os valores de entrada e suas respectivas saídas da rede, removendo, assim, a função sigmoidal. O problema dessa solução é que trouxe muitos erros à rede, pois foi aproximado o valor de saída, demorando mais a convergência do treinamento na rede neural. Nacer (2008) propôs uma arquitetura neural em hardware, usando uma FPGA, eficiente para serem usados em reconhecimento de padrões de sensores de gás. Foi usado o algoritmo de retropropagação (backpropagation) em VHDL e os resultados foram considerados adequados, pois a taxa de erro na classificação dos padrões pode ser comparável a um processador comum. Soares (2006) fez uma implementação do controlador sensorless do motor de indução trifásico, utilizando como base redes neurais artificiais em FPGA. Para a tarefa de representação da função de ativação sigmoidal dos neurônios em hardware, fez-se uso da técnica de interpolação spline. Como resultado final do trabalho, foi construído um protótipo do controlador do motor de indução trifásico, composto por um FPGA gerenciado por um DSP (processador digital de sinais), controlando circuitos de potência para o acionamento do motor. Dou, Xia, e Jiang (2009) fizeram predição de estrutura secundária usando SCFG (Stochastic Context Free Grammars) em FPGA. Nesse trabalho, os autores colocaram o algoritmo CYK em chips para aumentar a eficiência do paralelismo que esse algoritmo pode trazer. O algoritmo CYK mostra as complexas dependências de dados, em que a distância da dependência é variável. Então, os autores propuseram uma solução para isso, fazendo uma estrutura de arrays sistólicas. Widrow, Rumelhart, e Lehr (1994) mostraram alguns trabalhos já desenvolvidos nas áreas de RNA em hardware com aplicações na indústria, na área comercial e na ciência. Abaixo estão listados alguns deles: Telecomunicações; Controle de sons e vibrações, em sistemas automotivos e de ar-condicionado; Controle de feixes do acelerador de partículas; Aprovação de empréstimos; Exploração de petróleo; Detecção de fraudes de cartão de crédito; Controle de qualidade na manufatura; Detecção de explosivos em bagagens em aeroportos. 3. Metodologia Para a implementação da RNA, foi utilizado como plataforma o Kit de Desenvolvimento NIOS II produzido pela Altera Corporation que contêm uma FPGA modelo Stratix II EPS2S60F672C3 e os seguintes periféricos [Altera 2009a]: 32 MB de memória DDR SDRAM;

5 16 MB de memória Flash; 2 MB de memória SRAM; Cristal oscilador de 50 MHz; 4 botões tipo push-bottom; 8 LED s; USB-blaster que conecta o kit ao computador; 2 displays de 7 segmentos; Interface ethernet. Na Figura 3 é apresentado o aspecto real do kit e na Figura 4 o diagrama simplificado do kit de desenvolvimento utilizado, mostrando as conexões dos elementos citados acima com a FPGA. Figura 3 Foto do kit de desenvolvimento Fonte: Altera Corporation Figura 4 Diagrama do kit de desenvolvimento Fonte: Altera Corporation Para o desenvolvimento do projeto de hardware e software a ser implementado na FPGA do kit, foi utilizado o software Quartus II integrado com o software SOPC Builder [Altera 2009b] para plataforma tipo microcomputador PC com sistema operacional Windows. O SOPC Builder foi utilizado para desenvolvimento do sistema microprocessado baseado no padrão NIOS II. O software NIOS II IDE foi utilizado para desenvolvimento do programa em linguagem C++ que, depois de compilado e transmitido ao kit, é executado na CPU NIOS implementada na FPGA. O software gravador (integrado aos softwares Quartus II e NIOS II IDE) grava a configuração na FPGA utilizando interface JTAG-USB. A RNA foi implementada em software (linguagem C++) para ser executada no processador NIOS II configurado na FPGA. A função de ativação dos neurônios da RNA foi implementada em software e em hardware para efeitos de comparação. Para implementação da função de ativação sigmoidal em software, foi utilizada função exponencial recursiva disponível na biblioteca de funções da linguagem C++. Para a implementação da mesma função de ativação em hardware, foi utilizada linguagem VHDL e os valores de saída da função foram obtidos via tabela discretizada. A função

6 de ativação em hardware foi agregada ao processador NIOS II como uma instrução customizada (Custom Logic Instruction) acrescentada ao conjunto de instruções do processador. A Figura 5 ilustra o conceito de criação de novas instruções dentro do processador embarcado NIOS II. Figura 5 - Instrução de hardware acrescentada ao processador NIOS II Fonte: Altera Corporation Figura 6 - Esquema da FPGA interligada aos botões de entrada e o LED de saída. Para implementar em hardware a função sigmóide em forma de tabela foi necessário fazer, primeiramente, uma discretização dessa função. Observa-se pela Figura 1 que alguns trechos da função sigmóide crescem mais rápido que outros. Nos trechos em que v se aproxima de zero, a função f(v) sofre uma variação maior. Assim, neste trecho da função, a discretização deve ocorrer de forma maior para melhorar a precisão da aproximação. Na Figura 2 é apresentada a função sigmóide discretizada onde pode ser observado o efeito da discretização. Nota-se, nessa figura, que há mais degraus no intervalo próximo de v igual a zero. Para atender esta necessidade, foi utilizada a Fórmula 2 para determinar a variação de v ( v), de modo que a variação entre os valores de f(v) mais próximos não fossem maior que 2%. Em que: v ij = k/f (i) (2) v ij é a variação entre o valor de v no ponto i para o valor de v no ponto j vizinho de i; k é uma constante de variação escolhida a priori. Seu valor é para 60 valores (degraus) de discretização; f (i) é a derivada da função sigmoidal no ponto i. Os valores escolhidos para a função discretizada são calculados iterativamente de forma que o valor de v do próximo ponto será o valor de v do ponto atual mais a variação v, onde é utilizada a Fórmula 3 para os valores positivos e a Fórmula 4 para os negativos.

7 j = i + v (3) j = i - v (4) em que: i = valor de v do ponto atual; j = valor de v do ponto a ser descoberto; v = variação calculada na Fórmula 2. Para testar a eficiência do método proposto, foi implementada uma RNA na FPGA com 4 entradas binárias, 16 neurônios na camada escondida, e um neurônio na camada de saída. A rede neural foi então treinada utilizando o algoritmo backpropagation para resolver o problema ou exclusivo com 4 bits de entrada. Assim, foram implementadas duas formas de discretização da função de ativação: 20 degraus e 60 degraus. A taxa de aprendizado foi determinada em 0.35 e taxa de momento em 0.65, sendo constantes para as implementações. Através de 4 botões e um LED presentes no kit de desenvolvimento com FPGA, foi possível testar e visualizar o resultado da RNA treinada, confome Figura Resultados e discussão Nessa seção são apresentados os resultados de desempenho obtidos com a RNA implementada com função de ativação em hardware e em software, treinada para resolver o problema da função XOR de 4 entradas. Para a implementação da função de ativação em hardware, foram feitos testes com a discretização da função com 20 e 60 degraus. A Figura 7 apresenta o tempo de treinamento necessário por época para cada tipo de implementação. O treinamento foi repetido cem mil vezes para facilitar a medição de tempo do algoritmo. A implementação em hardware da função de ativação discretizada (20 ou 60 degraus) utilizou menos tempo para executar as 10 épocas de treinamento do que quando comparado com o mesmo treinamento utilizando função de ativação em software (função recursiva), cerca de 6 minutos a menos. O treinamento da RNA foi limitado a 10 épocas para as 3 formas de implementação, mas a sua convergência já pode ser vista nas 5 primeiras épocas conforme é visto na Figura 8. Na Figura 8 pode ser observado o que acontece com o erro médio quadrático de treinamento em cada implementação. O treinamento utilizando a função de ativação em software converge em menos épocas quando comparado as implementações com função de ativação em hardware, pois a função implementada em software tem um comportamento mais suave gerando menos erros. Entretanto, a implementação da função de ativação com 20 degraus apresenta um erro médio quadrático de treinamento menor que a implementação com 60 degraus. Isto pode ser devido ao uso das mesmas taxas de aprendizado e momento. Na Figura 9 é apresentado o gráfico do erro médio quadrático de treinamento em função do tempo de processamento para cada implementação. Pode-se observar que a implementação da função de ativação com 20 degraus convergiu em menos tempo

8 apesar de utilizar mais épocas de treinamento do que a implementação da função de ativação em software. Figura 7 - Gráfico do tempo utilizado para treinamento da RNA em relação as épocas Figura 8 - Gráfico do erro médio quadrático de treinamento por época Observando os gráficos das Figuras 8 e 9, e considerando que a convergência do algoritmo de treinamento da RNA acontece quando o erro médio quadrático é menor que 0.01, o treinamento da RNA com a função de ativação sigmóide contínua (em software) dura 560 segundos, equivalente a 9 minutos e 20 segundos, enquanto o treinamento da mesma RNA, porém usando função de ativação sigmóide discreta com 20 degraus, gastou 355 segundos, equivalente a 5 minutos e 55 segundos. Isso mostra que essa função gastou 3 minutos e 25 segundos a menos que aquela, durante as 4 épocas necessárias para a convergência da rede nos dois casos. Figura 9 - Gráfico do erro médio quadrático de treinamento em função do tempo e processamento Figura 10 - Relatório do Quartus II da função de hardware criada (sig_hardware) A implementação da função de ativação em hardware em forma de tabela consome de mais dispositivos lógicos da FPGA, porém os resultados foram

9 satisfatórios. A função sigmoidal com 60 degraus gastou somente 2% a mais de dispositivos lógicos da FPGA utilizada. Somente foram usados 84 registradores e 852 ALUTs combinacionais a mais. Isso pode ser constatado pela Figura 10 no relatório de saída do software Quartus II, que apresenta quantos dispositivos lógicos foram gastos somente para a função sigmóide (cujo nome no programa é sig_hardware ). A função sigmoidal discretizada com 20 degraus utilizou somente 65 registradores e 353 ALUTs combinacionais a mais, cerca de 1% de dispositivos lógicos a mais da FPGA utilizada para o projeto. Para comprovar a eficiência da função sigmóide implementada em hardware, foram feitos testes separados do treinamento da RNA. Primeiramente, foi calculado o tempo médio gasto para que uma função seja executada uma vez apenas. A função implementada em software gastou s para executar a função. O sistema com a instrução customizada com 20 degraus gastou x 10-9 s e a com 60 degraus, x 10-9 s. A função implementada em hardware gastou muito menos tempo que a função recursiva implementada em software. Esses tempos calculados para cada situação e a quantidade de dispositivos lógicos utilizados para implementar a rede neural artificial com 16 neurônios pode ser verificado na Tabela 1. Tabela 1 - Resultados do tempo de execução obtido e da utilização dos elementos lógicos para cada tipo de implementação. Implementação Tempo gasto em uma iteração Tempo gasto em 100 mil iterações Registradores úmero de ALUT Sistema sem a instrução customizada s 43.61s Sistema com a instrução customizada: 20 degraus x 10-9 s x 10-3 s Sistema com a instrução customizada: 60 degraus x 10-9 s x 10-3 s Assim, tanto a implementação com instrução customizada (função de ativação em hardware) e a implementação da função de ativação em software realizaram a mesma tarefa com sucesso: treinar a RNA para executar a função lógica XOR de 4 entradas. Porém, a implementação com a instrução customizada gasta menos tempo de execução do treinamento da RNA que a implementação com a função recursiva. A vantagem de utilizar a implementação da função de ativação em software está na economia de dispositivos lógicos. 5. Conclusão Foi mostrado nesse trabalho como foi implementada a função de ativação do neurônio artificial (função sigmoidal) em hardware (FPGA) utilizando de valores tabelados da função com 20 e 60 degraus. Os resultados dos testes de desempenho de uma Rede Neural Artificial treinada para executar a função lógica XOR mostraram que o tempo gasto em 100 mil iterações a que foi sujeita a função sem customização foi de

10 aproximadamente segundos. A função customizada criada, com o mesmo número de iterações, gastou x 10-3 segundos, com a mesma exatidão dos resultados da função sem customização. Para a continuação deste trabalho, pretende-se realizar as seguintes propostas: Testar a metodologia para resolver problemas de aproximação com RNA em hardware. Utilizar o sistema neural em hardware em uma aplicação que demanda execução em tempo real. Verificar o consumo de energia no sistema com implementação de instrução customizada. Implementação de todo o modelo do neurônio artificial em hardware, para obter maiores ganhos no tempo de execução da RNA. Agradecimentos Os autores agradecem o suporte financeiro da FAPEMIG para o desenvolvimento desta pesquisa e a sua publicação. Referências Alippi, Cesare; Nigri, Meyer E. (1991). Hardware requirements for digital VLSI implementation of neural networks. In IEEE International Joint Conference on Neural Networks, November 1991, vol. 3, p Altera Corporation (2009). Stratix II Device Handbook. San Jose, USA. Altera Corporation (2009a). Nios II Software Developer s Handbook. San Jose, USA. Altera Corporation (2009b). Quartus II Handbook v9.1. San Jose, USA. Blake, J. J., Maguire, L. P., McGinnity, T. M., Roche, B. and McDaid, L. J. (1998). The implementation of fuzzy systems, neural networks and fuzzy neural networks using FPGAs. Information Sciences, 112: Braga, Antônio de Pádua; de Carvalho, André Ponce de Leon F; Ludemir, Teresa Bernarda (2007). Redes Neurais Artificiais: Teoria e Aplicações. Rio de Janeiro: Editora Livros Técnicos e Científicos, 2ª edição. Dou, Yong; Xia, Fei; Jiang, Jingfei (2009). Fine-grained Parallel Application Specific Computing for RNA Secondary Structure Prediction Using SCFGs on FPGA. Proceedings of the 2009 International Conference on Compilers, Architecture, and Synthesis for Embedded Systems. National Laboratory for Parallel & Distributed Processing. National University of Defence Technology, China, p Fabbrycio A.C.M; Cardoso, Marcelo Augusto Costa Fernandes (2007). FPGA e Fluxo de projeto. Disponível em: <http://www.decom.fee.unicamp.br/~cardoso/ie344b/introducao_fpga_fluxo_de_p rojeto.pdf>. Consultado em 16/10/2009.

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