Desenvolvimento do teste de um circuito integrado digital

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1 Desenvolvimento do teste de um circuito integrado digital Resumo Este trabalho apresenta o desenvolvimento do teste de um circuito integrado digital, projetado para automatizar as medições de consumo de energia elétrica Está descrito de forma sucinta o sistema em que o chip está inserido É mostrado o lay out e o diagrama de blocos do circuito Foram implementadas técnicas de testabilidade como : Particionamento, Ad-Hoc e Scan Foram implementadas 8 cadeias de scan O padrão de teste foi gerado automaticamente com 98,90% de cobertura do teste e 96,55% de cobertura de falhas Anexos estão 2 reports, mostrando o custo do CI, as cadeias de Scan e cobertura de falhas Abstract This work presents the test development of a digital integrated circuit, designed to automate the measurements of electrical consumption It was described, in a short way, the system that the chip was inserted It is showed the circuit lay-out and the block diagram It was implemented testability techniques as Partition, Ad-Hoc and Scan It was implemented 8 scan chains The test pattern was automatically generated with the test coverage of 98,90% and fault coverage of 96,55% 3 reports showing the cost of the CI, the scan chains and failure coverage are showed Autor Rogério Lara Leite Fundação Centro de Pesquisa e Desenvolvimento em Telecomunicações - CPqD

2 1 Introdução O Circuito e o Sistema Este circuito integrado faz parte de um sistema eletrônico de medição de consumo de energia elétrica que tem como objetivo automatizar totalmente a coleta de informações de consumo de energia elétrica O sistema pode ser aplicado em prédios residenciais, condomínios e favelas, etc É composto de três partes: centralizador primário, centralizador secundário e medidor CP CS M 1 16 M C C CS M 1 16 C M C Figura 1: Sistema de medição de consumo automatizado Cada centralizador primário (CP) comporta até 128 Centralizadores Secundários (CS) Cada CS comporta até 16 medidores Portanto, o sistema completo pode atender 128*16= 2048 consumidores A principal função do chip no sistema é acumular a informação digital fornecida por até 16 medidores eletrônicos do consumo de energia elétrica Este circuito pode atender até 16 consumidores O TB56 integra a maior parte das funções digitais do centralizador secundário (CS) Cada CS recebe informações de até 16 medidores, processa, armazena o processamento e as transmite para o centralizador primário (CP), como ilustra a figura 1

3 As informações de consumo chegam sob a forma de pulsos positivos assíncronos, na base de um pulso a cada watt hora consumido Esses pulsos passam por um circuito de debounce e acionam os acumuladores que contam e armazenam o número de pulsos recebidos O CI possui 16 acumuladores Cada acumulador tem capacidade de contar até 1 milhão de pulsos sem perder esta informação, mesmo durante as quedas de energia Uma memória EEPROM serial é utilizada para armazenar as informações de consumo dos 16 consumidores A cada 5 minutos, o circuito TB56 grava as informações na memória, prevenindo o sistema de perder as informações de consumo quando da ocorrência de falha de energia O centralizador primário envia aos centralizadores secundários de seu domínio um pedido de atualização Os CS s recebem o comando e comparam o endereço recebido com o seu próprio, programado por straps Quando um deles identifica o seu endereço, transmite as informações armazenadas em seus 16 acumuladores e realiza um backup na EEPROM 2 O chip Este circuito integrado foi implementado com a tecnologia Mitel CMOS 1,25 micra double poli e double metal Utilizou-se a técnica e implementação Standard Cell AMS e biblioteca CAE O circuito possui aproximadamente 4743 gates e ocupa uma área de aproximadamente 20 mm 2, como ilustra a figura 2 Figura 2 : Layout do TB 56 O digrama de blocos do circuito é ilustrado na figura 3 É importante observar que foram incluídos pinos exclusivos para o teste, como SCANEN, MTEST, BYTE_OK_TST, INICIA_TX_TST e INICIA_BAK_TST Neste projeto, por sorte dos engenheiros de teste, havia pinos e área disponível para o teste, o que não é muito comum na prática, pois o encapsulamento escolhido foi o PLCC 44

4 CD CLK Gerador de Relógios Máquina TX TX RX End 7 Máquina RX Acesso a EEPROM m CS_EE SK_EE DI DO Med 16 PORES SCANEN MTEST Acumuladores e Debouce INICIA_BAK_TST INICIA_TX_TST BYTE_OK_TST Figura 3 : Diagrama de blocos do TB56 3 Projeto para Testabilidade Por ser um circuito complexo, naturalmente apresentou um certo grau de dificuldade para a realização da avaliação funcional, cuja solução de engenharia encontrada foi a inserção da testabilidade já no projeto do protótipo Os principais desafios apresentadas para o teste deste CI foram : I/O com bits em série, grande número de bits/clocks e alguns eventos longos, o que dificultava tanto a observação quanto o controle, aumentando em muito o tempo de teste Foram implementadas no circuito três técnicas de testabilidade a saber: 31 Particionamento : Foram introduzidos pontos de controle e de obsevação no circuito com o intuito de possibilitar a avaliação funcional mantendo funcionalidade básica Além disso, foram implementados circuitos extras para o teste, inclusive com pinos exclusivos para o teste A testabilidade foi implementada já na FPGA, o que agilizou e facilitou bastante tanto a depuração do protótipo quanto a avaliação funcional O circuito possui um modo teste, especialmente projetado para facilitar e agilizar o teste do protótipo Este modo teste é acionado por intermédio de um pino Os pinos adicionais para teste são : BYTE_OK_TST Sinaliza quando o receptor recebeu um byte correto, o que possibilita um teste do receptor INICIA_TX_TST Sinal que indica quanto a transmissão foi iniciada INICIA_BAK_TST Sinal que indica quando o backup se iniciou, o que facilita o teste da máquina de EEPROM Neste caso o programa de teste faz o testador simular uma EEPROM

5 MTESTE Seleciona o modo teste do circuito SCANEN Seleciona o modo Scantest 32 Ad Hoc Foram implementadas no circuito soluções particulares de controle e observação, procurando sempre manter a funcionalidade básica do chip No modo teste os divisores de freqüência internos são alterados de modo a proporcionar sinais de relógios com freqüências maiores, mas sempre mantendo a relação entre os relógios do circuito Isto aumenta a velocidade de ocorrência dos eventos, reduzindo o tempo de teste O circuito trabalha com temporização longa Existe um contador interno de 10 bits que opera como um temporizador No modo teste este contador é quebrado em dois de 5 bits cada, que são testados simultaneamente, agilizando a visualização do Timeout dos contador Além destes foram implementadas as seguintes funções no modo teste : Controlar operações na EEPROM, tanto de leitura quanto de escrita Acessar 8 páginas no backup e não todas as páginas da EEPROM Acelerar geração de backup 33 Scan As duas técnicas descritas anteriormente foram implementadas em uma FPGA, pois no início do projeto este CI seria uma FPGA Todo o desenvolvimento do teste foi baseado em FPGA Uma vez pronto o protótipo, funcionando perfeitamente, passou-se para uma nova etapa que foi o desenvolvimento do ASIC Uma das técnicas mais utilizadas para inserção de testabilidade é o SCAN Utilizou-se o DFT Advisor para inserção automática de Scan, e o FastScan para geração automática de vetores de teste, para o teste de produção O modo Scan é ativado pelo pino scanen que controla a formação da cadeia de scan, permitindo shift-in e shift-out dos dados de teste Foram criadas 8 cadeias de shift-register (scan chains) com o DFTAdvisor, utilizando pinos de entrada e saída funcionais como scan-in e scan-out, como mostra a tabela 1 Com a implementação do Scan-Test, foram gerados 167 vetores de 55 bits para uma cobertura de 9880% do total de falhas, resultando em 9688 pulsos de clock para o teste estrutural Ideal para o teste de produção do circuito Tabela 1: Entradas e saídas de Scan SCAN-IN END_0 END_1 END_2 END_3 END_4 IN_MED0 IN_MED1 IN_MED2 SCAN-OUT TX CD SK_EE CS_EE DI_EE INICIA_TX_TST BYTE_OK_TST INICIA_BAK_TST

6 4 Modo Teste O circuito integrado TB56, além do modo funcional de operação, possui um modo teste para facilitar e acelerar seu teste funcional e um modo scan para o teste de produção, como ilustra a tabela 3 O controle do modo teste é pelo pino Mteste Neste modo, o CI opera quase como no modo normal, mantendo-se suas funções básicas, apenas com clocks acelerados, com alguns pinos para observação de sinais internos e controle do acesso à EEPROM Modos Pinos de Operação Scanen Mteste Scan 1 0 Teste 0 1 Funcional 0 0 Tabela 2: Modos de operação do circuito TB56 41 Efeitos Através da implementação do modo teste, além de facilitar o controle e observação da operação do TB56, o número de pulsos de clock para teste é reduzido sensivelmente, reduzindo o tempo de teste, o que ajudou muito na depuração do protótipo 42 Resultados: Redução no número de vetores de teste (clocks): de aprox para Todas as funções exercitadas Conclusão A utilização de FPGA no desenvolvimento de um ASIC ajuda bastante, principalmente na depuração do protótipo, pois o ciclo de geração e teste de um chip em FPGA é bastante rápido A implementação do projeto, primeiramente em FPGA, possibilita um teste do circuito no sistema, antes de mandá-lo para a fabricação, o que diminui bastante o risco de erros de projeto O ScanTest é uma ferramenta bastante poderosa, com alto grau de cobertura de falhas, gerando padrões de teste estruturais pequenos, rápidos, ideal para o teste de produção Anexos estão 2 reports do circuito O Primeiro é o report da síntese, mostrando o custo do circuito em gates equivalentes O segundo report mostra a cobertura de falhas do teste

7 Anexo -1 Report do Custo do Circuito Global Cell Usage Statistics ========================================= Cell Instance Cost/ Name Count Cell Subtotal ========================================= ams_cae:an ams_cae:an ams_cae:bu ams_cae:dfs ams_cae:dfs ams_cae:dfsa ams_cae:en ams_cae:eo ams_cae:in ams_cae:in ams_cae:in ams_cae:logic ams_cae:mu ams_cae:na ams_cae:na ams_cae:na ams_cae:na ams_cae:na ams_cae:no ams_cae:no ams_cae:no ams_cae:on ams_cae:on Total: /646 = gates

8 Report 2 Cobertura de Falhas Anexo 2 // Simulation performed for #gates = 8347 #faults = // system mode = ATPG pattern source = internal patterns // // #patterns test #faults #faults # eff # test process // simulated coverage in list detected patterns patterns CPU time // deterministic ATPG invoked with abort limit = 500 // sec 14/204/0 // % sec // sec 28/204/0 // % sec // sec 30/216/0 // % sec // sec 36/224/0 // % sec // sec 58/255/0 // % sec Statistics report #faults #faults fault class (coll) (total) FU (full) DS (det_simulation) DI (det_implication) UU (unused) TI (tied) RE (redundant) AU (atpg_untestable) test_coverage 9902% 9890% fault_coverage 9531% 9655% atpg_effectiveness 10000% 10000% #test_patterns 158 #simulated_patterns 160 CPU_time (secs)

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