TÓPICO I. Referências: STALLINGS, ZELENOVSKY, BERENGER

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1 TÓPICO I Arquiteturas RISC e CISC. Barramento, pipelining. Hardware, processador, memória principal, cachê e secundária, dispositivos de entrada e saída. Introdução ao designer do processador. A arquitetura ARM. Referências: STALLINGS, ZELENOVSKY, BERENGER 1

2 Arquitetura RISC e CISC No entanto, mesmo assim, a velocidade do processador aumenta mais rapidamente que o tempo de acesso a memória. Para compensar esta divergência, são utilizadas diversas estratégias, incluindo: -Usodecachedememória - Caminhos de dados mais largos entre processador e memória. - Chips de memória mais inteligentes, bem como chipsets. GERAÇÃO: 1º- Valvulados( ): ENIAC(1943) Primeiro computador digital eletrônico com seguintes características: - Uso militar; Baseado em válvulas; 30 toneladas; consumo de 140KW de potência; maquina decimal (não binária) de 10 dígitos; Programado manualmente, o que exigia muito trabalho. Foi implementado uma máquina de Von Newmann no ENIAC, que permitia a automatização do acesso de um programa aos dados de memória qualquer (carregador de instruções). Isso introduziu maior flexibilidade e robustez. (computador IAS). 2

3 Arquitetura RISC e CISC UC Unidade de controle: busca de instrução na máquina, e as executa uma de cada vez, sob os dados de entrada. Contador de Programa (PC) + Registrador de Instrução (IR). ULA Unidade Lógica e Aritmética: Realiza operações lógicas e aritméticas.buffer de memória + ACUMULADOR A máquina IAS seguia uma sequência de instrução Von Newmann: FECH ->DECODIFICAÇÃO -> EXECUÇÃO -> FETCH 3

4 Arquitetura RISC e CISC Fetch buscadeinstruçãonamemória.uc. Deco TraduçãoparaaULAdainstruçãoaserrealizada.Quetipodeinstrução.(UC) Exec Executaainstrução(aULA) De forma detalhada: 1-Fetch TrazerapróximainstruçãodamemóriaatéoregistradorRI. 2 Fetch AlterarocontadordeprogramaCPparaindicarapróximainstrução. 3 Deco-DeterminarotipodeinstruçãotrazidaparaaRI. 4 - Deco - Se a instrução usar uma palavra na memória indica o endereço na memória. 5 Deco-TrazerapalavraparadentrodaCPUsenecessário. 6 Exec Executaainstrução. 7 Voltaa1. Exemplo: Fetch = busca instrução por exemplo somar 2 números DECO = A operação soma tem de ser decodificada para que a ULA entenda qual o significado do símbolo soma ; portanto a ULA opera com os circuitos lógicos correspondentes. 4

5 Arquitetura RISC e CISC 2º- Transitores( ) Inventado na Bell Laboratórios em Substitui as válvulas por componente de estado sólido, menor. Dissipa menos calor. Velocidade do processador praticamente multiplicou por 50 aos baseados em válvulas. 3º LSI(posterior): Integração em grande escala LSI 1000 componentes VLSI componentes ULSI 1 milhão componentes Microprocessador (1971): nome dado ao primeiro chip fabricado pela Intel (4004) que continha em si todos os componentes de uma CPU: ULA, UC, Memória,,O/I. Operava em 4 bits de operações. Processadores da década de 70(CISC): 4004, 8008,8080,8086,8088. Clock 108KHz a 8MHz. Processadores da década de 80(CISC): 80286, 386DX e ESX, 486DX Clock 12,5MHz a 50MHz. Processadores da década de 90(CISC): 486SX, Pentium, Pentium Pro e II. Clock 33MHz a 300MHz. 5

6 Arquitetura RISC e CISC PROCESSADORES POS 90 (CISC E RISC): Pentium 3, 4 (CISC); Itanium(RISC); CORE 2 duo (RISC); CORE 2 QUAD (RISC) Clock 660MHz a 3GHz ATUAIS: Múltiplos núcleos, arquiteturas híbridas RISC-CISC. ARQUITETURAS CISC e RISC Definições iniciais: Linguagem de programação Linguagens: Conjunto finito de comandos que são combinados (programados) de tal forma a produzir um programa para realizar uma tarefa. -Baixo Nível: linguagens de maquina, portanto o que o processador consegue interpretar e executar. Ex: instrução na ULA = sequência de bits; uma soma representado por uma sequencia de bits especifica, assim como representação de soma, desvio de fluxo, atribuição... -Alto Nível: São linguagens que facilitam a programação, pois são mais próximas da linguagem humana. 6

7 Arquitetura RISC e CISC Compilador: É um programa que converte as instruções de um programa escrito em uma linguagem(c, assembler) em instruções de máquina(bits). Existem compiladores para C que ao compilarem criam um código objeto.obj, um assemblador converte o código obj em linguagem de máquina. Da mesma forma, programas escritos em assembler quando compilados dão origem ao arquivo.asm, posteriormente o assemblador traduz para a linguagem de máquina. Linguagem de máquina = instrução soma = sequência de bits ARQUITETURA CISC: Computador com Conjunto complexo de Instruções Cronologia: Nos meados dos anso a memória era um dispositivo muito caro. Esta memória era utilizada para armazenar um conjunto de instruções complexas e muito ampla( ). Muitas vezes 20% do conjunto de instruções efetivamente usada, faziam 80% do trabalho computacional. O trabalho de um compilador era relativamente simples, apenas traduzir a linguagem de alto nível em baixo nível. O assemblador, posteriormente, convertia em códigos de máquina. 7

8 Arquitetura RISC e CISC A compilação demorava tempo demasiado, e era normalmente imune a erros. Se desejássemos códigos compactos e otimizados: somente programando-se em assembles diretamente. Por isso, compiladores era pouco robustos e confiáveis(custo SW elevado). Neste contexto, compilação gera código grande, que ocupa, naturalmente, muita memória(cara). Além disso, as instruções complexas exigiam uma enorme tabela de decodificação, implementadas em memória ROM(microcódigo). Portanto, existia um nível de execução indireta, baseada no microcódigo. Pensava-se em abandonar esta arquitetura, pois o microcódigo não oferecia desempenho do up, não era compacto e ocupava muita memória. Movimento pretendido pela filosofia CISC na década de 70: Complexidade SW Complexidade HW Complexidade de SW: Hora programação cara; microcódigo complexo na ROM (memória de controle); compilador não robusto; processo compilação lento; baixa eficiência; muitas instruções. 8

9 Arquitetura RISC e CISC Complexidade de HW: porque o HW tornava-se mais barato; necessidade de reduzir custos; necessidade de compactar os códigos, para ocuparem menos memória; desenvolver compiladores mais eficientes e mais fáceis de escrever. Pretendia-se reduzir o numero de instruções, deixando-as mais simples, mas que executassem mais rápido. Tempo/ programa = [ intruções/prog] x [ ciclos/instruções ] x [ tempo/ciclo ] CISC RISC EXEMPLO DE CÓDIGO CISC E RISC: multiplicar 2 números: CISC: MULT [2:3,5:2] Apenas uma instrução complexa. Gera código reduzido. Objetiva reduzir Instruções/programa sacrificando ciclos/ instrução. 9

10 INTRODUÇÃO RISC: LOAD[A,2:3] LOAD[B,5:2] PROD[A,B] STORE[2:3,A] 4 instruções reduzidas Gera código maior. Objetiva reduzir ciclos/instrução sacrificando Instruções/programa Realmente isso justificas se cada instrução rodar mais rápido!!! Sequencia de execução de um programa CISC: FETCH DECO (MAPEADA) EXE (INDIRETA) ROM 10

11 INTRODUÇÃO Como a execução é indireta, a nível de SW, o processador de microcódigo diz às varias unidades funcionais o que fazer e como fazer, nos vários chips distribuídos. A execução indireta foi escolhida para se evitar que cada instrução tivesse um circuito que as executasse (HW) o que acarretaria o aumento da unidade de execução. Microcódigo: desvantagens: não oferece desempenho; não ser compacto; erros frequentes. Filosofia RISC: argumento mesmo que uma máquina RISC precisasse 4 ou 5 instruções para fazer o que uma CISC faria com apenas 1, se a instrução RISC fosse 10X mais rápida, a máquina RISC venceria. ARQUITETURA RISC: Computador com número reduzido de Instruções. Necessidade de fazer uso dos transistores escassos. Integração dos vários chips em um só. Otimização da execução, fazer mais rápido tarefas mais comuns. 11

12 Arquitetura RISC e CISC Como 20% das instruções complexas faziam 80% do trabalho computacional, elas foram extintas, sem perda de funcionalidades. Substituição do conjunto de instruções restantes, complexas, por instruções mais simples que fizessem a mesma tarefa. Não há suporte ao microcódigo. Portanto, decodificação é DIRETA (do RI direto para execução) e a execução é em HW. Sequencia de execução de um programa RISC: FETCH DECO (DIRETA, HW) EXE (HW) Todas instruções RISC são do mesmo tamanho, para permitir que todas sejam executadas em apenas um ciclo de clock(uniformização que permite pipelining). 12

13 Arquitetura RISC e CISC Quadro resumo: 13

14 PIPELINE Lei de Moore (1965): O número de transistores presentes nos chips dobra, pelo mesmocusto,acadaperíodode18meses. Ganho em desempenho(velocidade) baseado no desenvolvimento do hardware. Quais outras técnicas de projeto podem melhorar o desempenho de um processador? Multicore: vários núcleos de processamento executando instruções simultaneamente. Pipeline: técnica que permite a execução paralela de instruções de máquina na mesma CPU. 14

15 Def.: PIPELINE É o processo pelo qual uma instrução é subdividida em etapas, e cada uma destas etapas é executada por uma parte especializada da CPU, sendo possível colocar instruções em execução simultânea. Tanto CISC como RISC realizam pipeline. No entanto, o RISC utiliza-o de forma mais intensa. Todos os estágios descritos fetch > deco > exe > escrita são realizados por regiões distintas e especializadas no processador. Neste contexto, temos 4 regiões especializadas no processador, para atender 4 estágios, trabalhando ao mesmo tempo. No Pentium 4, filosofia CISC, uma instrução necessita a implementação de 20 estágios de pipelining. 15

16 PIPELINING Estrutura básica de 4 estágios: DECO 16

17 PIPELINING Inspiração Linha de produção Exemplo: Como fazer miojo? TEMPO TOTAL 12 min 1. Ferver a água 2. Cozinhar o macarrão 3. Temperar 4. Comer 3 min 3 min 3 min 3 min E se você precisasse fazer 4 miojos, quanto tempo levaria? Solução: Dividir em estágios! 3 min 3 min 3 min 3 min 3 min 3 min 3 min Estágio 1 Ferver a água Estágio 2 Cozinhar o macarrão TEMPO TOTAL 21 min 21min/4miojos 5,25 min/miojo Estágio 3 Temperar Estágio 4 Comer 17

18 PIPELINE Inspiração Linha de produção E se eu tiver apenas uma panela? HAZARD Risco Condições que impedem o pipelining 3 min 3 min 3 min 3 min 3 min 3 min 3 min Estágio 1 Ferver a água Estágio 2 Cozinhar o macarrão TEMPO TOTAL 39 min 39min/4miojos 9,75 min/miojo Estágio 3 Temperar Estágio 4 Comer 18

19 Requisitos: PIPELINE 2. A execução das Instruçõesdeve ser organizada em relação ao acesso a estes estágios. O primeiro estágio deve sempre realizar a busca da instrução. O segundo estágio deve realizar a sua decodificação. O terceiro estágio deve realizar a sua execução. O estágio final deve realizar a escrita dos resultados. Nossa arquitetura deve, portanto, possuir ao menos 4 regiões especializadas, uma para cada estágio da instrução. Entre cada estágio, é necessária a existência de um bufferpara armazenar o conteúdo final e liberar a área para a próxima instrução. INSTRUÇÃO Busca Decod. Exec. Escrita 19

20 PIPELINE RISC Instruções de 1 palavra Instruções especiais de acesso à memória Decodificação direta Execução em hardware CISC Instruções de 2 ou mais palavras Qualquer instrução pode acessar a memória Decodificação mapeada Execução envolve um conjunto de microinstruções Qual a consequência destas características na execução de cada estágio? INSTRUÇÃO Busca Decod. Exec. Escrita RISC CISC Apenas um ciclo de acesso à memória Pode haver mais de um ciclo de acesso à memória Do RI direto para execução Instruções sempre levarão o mesmo tempo de execução Tempo depende da instrução e pode variar muito Com exceção das instruções de acesso a memória, envolve apenas escrita dos resultados em registradores Pode envolver a memória ou registradores em qualquer instrução 20

21 PIPELINE Percebemos, portanto, que a ideia de pipeline combina naturalmente com as características de processadores RISC. Não obstante, processadores CISC, especialmente os da família Intel x86, também possuem execução baseada em pipeline. Porém, as instruções CISC demandam muitos estágios para executar a pipeline. 21

22 PIPELINE Vamos considerar um processador com pipeline de 4 estágios. Cadaestágioéexecutadoem1cicloderelógio. Considere que desejemos executar uma sequência de 4 instruções. Instrução Quantos ciclos de relógio serão necessários para executar este programa? I1 I2 B1 D1 E1 W1 B2 D2 E2 W2 7 ciclos de relógio, 4 instruções 1,75 ciclos/instrução I3 B3 D3 E3 W3 I4 B4 D4 E3 W Ciclos 22

23 1. HAZARDDEDADOS(DH): Vamos considerar agora que as seguintes instruções estejam na cache: ADD R1, R2, R3 MOV R2, R1 ADD R4, R5, R6 Instrução PIPELINE Hazardde dados Ocorre quando algum operando não está disponível (memória ou registrador) no momento da fase de execução(e) de uma instrução. I1 B1 D1 E1 W1 Neste caso o Hazard ocorre na sequência leitura após escrita ou DH-RAW. I2 B2 D2 E2 W2 I3 B3 D3 E3 W Ciclos 23

24 PIPELINE Portanto, DH-RAW ocorre quando uma instrução depende da conclusão de uma instrução prévia que ainda esteja na pipeline para realizar sua operação e/ou acessar um dado. Exemplo: I1:ADDR0,R0,R1 I2:SUBr2,R0,R3 A instrução add somente escreve seu resultado no final do 4º estágio da pipeline. Logo, teríamos que desperdiçar um ciclo de relógio aguardando até que o resultado correto (r0) pudesse ser lido pela instrução sub. Considere agora que duas instruções estão na sequencia abaixo, e que a segunda instrução inapropriadamente escreve em R5 antes que a instrução 1 possa lê-la. Isso pode ocorrer no contexto de processamento superescalar: I1:ADDR4,R1,R5 I2:ADDR5,R1,R2 Neste caso pode ocorrer DH-WAR. 24

25 Instrução PIPELINE I1 I2 B1 D1 E1 W1 B2 D2 E2 W2 Execução superescalar de duas instruções em paralelo, pode gerar HAZARD de escrita após leitura. Detectada a dependência de dados, a segunda instrução é atrasada ate que se finalize a primeira totalmente Ciclos A terceira modalidade de Hazard de dados (DH-WAW) surge se duas instruções escrevem na mesma posição de memória ou registrador, no entanto em uma sequência indevida(write after write). Isto ocorre no contexto de processamento superescalar. Detectada a dependência de dados das instruções I1 e I3, a instrução I3 é atrasada quantos clocks necessários até a I1 finalizar. Exemplo 3 instruções paralelas: I1:MOVR1,R2 I2:ADDR3,R1,R0 I3:MOVR1,R5 25

26 PIPELINE Instrução I1 I2 I3 B1 D1 E1 W1 B2 D2 E2 W2 B3 D3 E3 W3 Execução superescalar de 3 instruções em paralelo, pode gerar HAZARD de escrita após escrita. Detectada a dependência de dados, neste caso, a terceira instrução é atrasada até que se finalize a primeira totalmente Ciclos 26

27 PIPELINE 2. HAZARD DE RECURSOS(estrutural): ConsiderequeaetapadeexecuçãodainstruçãoMULprecisade3ciclosderelógio. As seguintes instruções estão carregadas na cache. Instrução ADD R2, R1 MUL R5, R3 ADD R4, R6 Hazard estrutural Ocorre quando duas instruções disputam (necessitam) o uso de algum hardware (por exemplo, a memória, ULA) no mesmo instante de tempo. I1 I2 B1 D1 E1 W1 B2 D2 E2 W2 OU disputam memória única: SeoperandodaI1estánamemória E os outros nos registradores, então ocorre ociosidade no clock 2 Para I2. I3 I4 B3 D3 Uso da ULA E3 W3 B4 D4 E4 W4 Solução: mutiplas ULAS ou entradas de memóras Ciclos 27

28 PIPELINE Portanto, Situação de conflito pelo uso (simultâneo) de um mesmo recurso de hardware(não registradores). Ocorre quando duas instruções precisam utilizar o mesmo componente de hardware para fins distintos ou com dados diferentes no mesmo ciclo de relógio. O hardware não pode dar suporte a uma determinada combinação de instruções. Exemplo: única memória sendo acessada no mesmo ciclo para finalidades diferentes(e.g., para busca de instrução e para carregamento de um valor em um registrador). 28

29 PIPELINE 3.Hazarddecontrole: Surge por causa da necessidade de tomar uma decisão baseada em resultados de uma instrução enquanto outras estão em execução. Ou seja, está ligado a instruções de desvio(branches). Problema: A pipeline inicia a busca da instrução subsequente ao desvio no próximo ciclo de relógio. Porém, não há como a pipeline saber qual é a instrução correta a ser buscada, uma vez que acabou de receber o próprio desvio da memória. Em outras palavras, a pipeline ainda não descobriu que se trata de um desvio, tampouco conhece seu resultado se ele deve ser tomado ou não e o eventual endereço de destino, mas precisa decidir a próxima instrução a ser lida. Desenvolvimento de algoritmos que garantam a continuidades do fluxo de instruções apesar dos desvios(técnicas para previsão de desvios). Pags Stallings. 29

30 PIPELINE Pipeline é um recurso amplamente utilizado na implementação de processadores e consiste em dividir a execução de uma instrução em estágios independentes, permitindo a exploração do paralelismo no nível de instruções. O uso de pipeline traz um ganho significativo de desempenho, particularmente notocanteàtaxadeexecuçãodeinstruçõesporunidadedetempo. RISC: instruções de 1 palavra + decodificação direta em hardware + tempo de execução de instrução com pouca variação => facilita a otimização da pipeline. CISC: demanda muitos estágios para a pipeline. Desafios: tratamento dos hazards.... Sugestão para leitura: Ler págs Stallings págs 3-11, , Zelenovsky 30

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