Contribuição para a Realização do Sistema MiniPET: Projecto do Sistema Digital de Controlo e da Electrónica de Vanguarda

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1 UNIVERSIDADE DE LISBOA FACULDADE DE CIÊNCIAS DEPARTAMENTO DE FÍSICA Contribuição para a Realização do Sistema MiniPET: Projecto do Sistema Digital de Controlo e da Electrónica de Vanguarda Joel Filipe Garcia Duarte Silva Mestrado em Engenharia Física 2010

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3 UNIVERSIDADE DE LISBOA FACULDADE DE CIÊNCIAS DEPARTAMENTO DE FÍSICA Contribuição para a Realização do Sistema MiniPET: Projecto do Sistema Digital de Controlo e da Electrónica de Vanguarda Joel Filipe Garcia Duarte Silva Dissertação orientada por: Professor Doutor José António Soares Augusto Mestrado em Engenharia Física 2010

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5 UNIVERSITY OF LISBON Abstract Faculty of Sciences Department of Physics Contribution to the MiniPet System Realization: Design of the Digital Control System and the Front-End Electronics by Joel Silva The purpose of this thesis is to report on the design of a digital control system using VHDL, on its implementation into a development board that includes a FPGA, and on the design and implementation of the front-end s fast analogue electronics. All these tasks are pursued in the context of building a MiniPet instrument. The instrument s main purpose is to be useful as an educational tool. The PETs are characterized by having two detectors, face-to-face, that operate by doing a synchronized circular scanning around the analysis subject. The front-end s analogue electronics is responsible for processing and conditioning the signals that come out from the detectors. This electronic block gets a measure of the energy of the incoming photons, generated in the positron annihilation, by integrating the charge or current pulses spit out by the detectors, converts the integration values into a digital word with an ADC, and also generates a trigger for each detected signal. The digital control block manages the detection system, validates the coincidences between events occurring in both detectors and pre-processes all the data related with the integration values. The MiniPet is divided into four main structural parts: a detection system composed of two scintillating crystal LYSO matrices and two photo-multipliers with 4 4 channels each; a front-end board that includes the fast analogue electronic components; a development board equipped with a FPGA for the implementation of the digital control blocks; and, finally, a computer program, written in C++, which makes use of an API library from the the FPGA board s company, for establishing the communication between the computer and the FPGA, in order to be possible to record the detector data for posterior analysis and to configure some parameters in the front-end electronics. Keywords: MiniPet, Fast Analogue Electronics, Digital Electronics for Control, FPGA, VHDL.

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7 UNIVERSIDADE DE LISBOA Sumário Faculdade de Ciências Departamento de Física Contribuição para a Realização do Sistema MiniPET: Projecto do Sistema Digital de Controlo e da Electrónica de Vanguarda por Joel Silva Nesta Tese são focados o projecto e a implementação, em VHDL, de um sistema digital de controlo, realizados com o auxílio de uma placa de desenvolvimento que inclui uma FPGA, e o projecto de electrónica analógica rápida de front-end, tarefas estas realizadas no âmbito da concepção de um instrumento de MiniPET. O instrumento foi pensado para servir essencialmente como ferramenta educacional. O MiniPet é caracterizado por possuir dois detectores, montados cara-a-cara, que operam fazendo o varrimento circular em torno do objecto de estudo. A electrónica analógica de frontend trata os sinais provenientes dos detectores. Para fazer uma estimativa da energia dos fotões que chegam aos detectores como resultado da aniquilação dos positrões, são integradas as cargas ou os impulsos de corrente debitados pelos detectores, são convertidos os valores dessa integração numa palavra digital através de um ADC, e é gerado um sinal de trigger por cada evento detectado. O controlador digital faz a gestão do sistema de detecção, valida as coincidências entre os dois detectores e pré-processa os dados referentes aos valores de integração. O MiniPET divide-se em quatro blocos estruturais principais: um sistema de detecção, que inclui duas matrizes de cristais cintilantes do tipo LYSO e dois foto-multiplicadores com 4 4 canais; uma placa que contém a electrónica analógica rápida de front-end ; uma placa de desenvolvimento, dotada de uma FPGA, que serve de plataforma de implementação da electrónica digital de controlo; e, por último, um programa em C++ que faz uso de uma API proveniente do fabricante da placa da FPGA, que permite a comunicação entre um computador e a FPGA para, assim, ser possível registar os dados da detecção para posterior análise e configurar alguns parâmetros da electrónica analógica de front-end. Palavras chave: MiniPet, Electrónica Analógica Rápida, Electrónica Digital de Controlo, FPGA, VHDL.

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9 Agradecimentos A realização desta Tese não teria sido possível sem o suporte de algumas pessoas e instituições a quem quero prestar homenagem e expressar o meu agradecimento. Ao Prof. José António Soares Augusto pelos ensinamentos transmitidos que foram fulcrais para a concepção de grande parte deste trabalho, pelo constante apoio e tempo que sempre me dispensou e por ter aceite a responsabilidade de me orientar nesta Tese. À Prof. Amélia Maio por me ter incentivado a fazer esta Tese e por me ter proporcionado a oportunidade de me integrar no projecto em que esta Tese se insere. À Prof. Guiomar Evans pelo tempo que dedicou a ensinar-me a trabalhar com o software Eagle. Aos restantes elementos do projecto por todo o auxilio disponibilizado (por ordem alfabética): José Silva, Luís Gurriana, Rute Pedro e Tiago Dias. À minha família, ao meu pai Carlos Silva que muito embora não entendesse o meu trabalho sempre se mostrou interessado e o tentou perceber, à minha mãe Aurora Filipe que à sua maneira sempre me motivou. Ao meu avô Mapril. Aos meus amigos, em casa, que sempre me encorajaram e muitas vezes auxiliaram (por ordem alfabética): Ana Cunha, Inês Cunha e Jorge Machado. Aos meus amigos, na FCUL e não só, que sempre me encorajaram e de alguma forma se mostraram interessados no que andava a fazer (por ordem alfabética): Caeli Gobato, Catarina Fernandes, Filipe Lisboa, Inês Besugo, Lara Nogueira, Marco Nunes, Marta Mimoso, Miguel Campos, Ricardo Pratas, Rui Caldeira, Sílvia Barros e Tiago Robalo. Ao Departamento de Física da Faculdade de Ciências da Universidade de Lisboa por me ter disponibilizado um espaço e uma série de instrumentos essenciais à realização desta Tese. Ao CFNUL que suportou financeiramente o projecto e que me concedeu a bolsa de investigação cientifica Ref. CFNUL-275-BI-01/09, durante um período importante da realização desta Tese. ix

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11 Conteúdo Abstract v Sumário vii Agradecimentos Lista de Figuras Lista de Tabelas Siglas ix xv xix xxi 1 Introdução Princípios Básicos da Tomografia por Emissão de Positrões Fenómenos Físicos Decaimento Radioactivo Decaimento por emissão de positrões Radiação de aniquilação Interacção de fotões em tecido humano Detecção de radiação Tipos de eventos no PET Motivação para o presente trabalho Revisão de Alguns Sistemas de PET Estrutura da Tese Detector e electrónica de front-end Detector O Foto-Multiplicador Cristal cintilador Reconstrução do sinal à saída do PMT para simulação Electrónica de front-end Via rápida Pré-amplificação Discriminação ou comparação Dimensionamento e simulação do canal rápido (via rápida) Via lenta Pré-amplificação xi

12 CONTEÚDO Integração Dimensionamento e simulação Multiplexagem de canais analógicos Conversão analógico-digital Conclusão Controlo digital Circuitos reconfiguráveis: a FPGA Recursos de desenvolvimento Placa de implementação da electrónica digital Software e linguagem de descrição de hardware Arquitectura da electrónica digital Módulo PET Top Módulos Synchronize Gama 1 e Synchronize Gama Diagrama de blocos Máquina de estados Análise temporal Módulo Coincidence Detection Diagrama de blocos Máquina de estados Análise temporal Módulo Mux ADC Controller Diagrama de blocos Máquina de estados Análise temporal Módulo PET Data Management Diagrama de blocos Máquina de estados Análise temporal Módulo GPIF Interface Diagrama de blocos Diagrama temporal API e programa de interface com o utilizador API Descrição do programa desenvolvido para interface com o utilizador Conclusão Testes e Resultados Placa protótipo para teste da electrónica de front-end Instrumentação auxiliar utilizada nos testes Medições realizadas na electrónica analógica e digital Desempenho temporal do sistema electrónico Recursos consumidos na FPGA pela electrónica digital de controlo Exposição da bancada de trabalho com a electrónica protótipo do MiniPET Conclusão Conclusões e Trabalho Futuro 97 xii

13 CONTEÚDO 5.1 Conclusão Trabalho Futuro A Projecto da placa protótipo de testes MiniPET com a ferramenta Eagle 103 B Código VHDL da electrónica digital de controlo 105 B.1 Exemplo do código VHDL utilizado para implementação da electrónica digital: módulos Synchronize Gama 1 e Synchronize Gama C Código C++ para implementação do programa de interface com o utlizador e tabela de funções da API 109 C.1 Código C++ do programa para interface com o utilizador C.2 Tabela de funções da API Bibliografia 115 xiii

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15 Lista de Figuras 1.1 Diagrama básico de PET Esquema global do hardware do MiniPET Esquema de blocos global do MiniPET Decaimento por emissão dum positrão e respectiva aniquilação Espectro de energia de fotões Diferentes coincidências que podem ser detectadas no PET Esquema do detector PMT da Hamamatsu com as respectivas dimensões (em mm) e o esquema dos dínodos Cristal LYSO cintilante do tipo Prelude Sinal eléctrico típico medido à saída do detector Reconstrução, por simulação no TopSPICE do sinal medido à saída do detector Esquema da electrónica de front-end, onde se realçam as vias rápida e lenta Montagem inversora (esquerda). Característica de transferência da montagem inversora (direita) Comparador regenerativo inversor Imunidade ao ruído no comparador com histerese Esquema do circuito da via analógica rápida para simulação com o TopSPICE Simulação no TopSPICE do sinal de saída da via rápida Montagem não-inversora (esquerda). Característica de transferência da montagem não-inversora (direita) Integrador de Miller com resistência adicionada à realimentação Representação das correntes de polarização na entrada do AmpOp Esquema para a simulação da via lenta no TopSPICE Simulação no TopSPICE do sinal de saída da via lenta Simulação no TopSPICE da descarga do integrador Esquema de organização dos multiplexers seleccionadores dos canais da via lenta (esquerda). Esquema de organização dos multiplexers seleccionadores dos ADCs (direita) Diagrama temporal do AD Estrutura típica de uma FPGA xv

16 LISTA DE FIGURAS 3.2 Placa de desenvolvimento CESYS USB3FPGA Diagrama de blocos da placa de desenvolvimento CESYS USB3FPGA Arquitectura global da electrónica digital de controlo Diagrama de blocos do módulo Synchronize Gama Máquina de estados de controlo do módulo Synchronize Gama Diagrama temporal do módulo Synchronize Gama Diagrama de blocos do módulo Coincidence Detection Máquina de estados de controlo do módulo Coincidence Detection Diagrama temporal do módulo Coincidence Detection Diagrama de blocos do módulo Mux ADC Controller Máquina de estados de controlo do módulo Mux ADC Controller Diagrama temporal do módulo Mux ADC Controller Diagrama de blocos do módulo PET Data Management Máquina de estados de controlo do módulo PET Data Management Diagrama temporal do módulo PET Data Management Diagrama de blocos do módulo GPIF Interface Diagrama temporal da transferência de leitura/escrita singular Diagrama temporal da transferência da FIFO no sentido da FPGA para o PC Diagrama de blocos da placa protótipo para teste da electrónica analógica de front-end Placa protótipo para teste da electrónica analógica de front-end Fonte de alimentação Gerador de Sinais Osciloscópio Implementação a posteriori do plano de alimentação e de massa da placa protótipo de front-end Correcções às ligações de componentes analógicos Monitorização do sinal à saída do pré-amplificador Medição do sinal à saída do comparador Sinal à saída do pré-amplificador e sinal referente à tensão de comparação do comparador Medição do sinal à saída do integrador em resposta a diferentes sinais do gerador Medição da constante de tempo de descarga do condensador Monitorização do sinal à saída do integrador, e do sinal de controlo do interruptor encarregue de limpar este integrador Medição dos sinais provenientes dos integradores de dois canais diferentes da via lenta, em resposta ao mesmo estímulo Monitorização do sinal proveniente dos integradores à saída do multiplexer 4: Medição do tempo decorrido desde a activação do sinal proveniente da via rápida até à activação do sinal de re-inicialização dos integradores xvi

17 LISTA DE FIGURAS 4.17 Observação do sinal de re-inicialização dos integradores à saída da FPGA e do sinal proveniente de uma das vias rápidaa, numa situação em que ocorre um evento inválido Velocidade de transferência de dados registada pela API para uma taxa de 10 Keventos/s Velocidade máxima de transferência de dados registada pela API Relatório do Project Navigator sobre o estado de ocupação da FPGA Bancada de trabalho onde se realizaram os diferentes testes à electrónica do instrumento MiniPET Possível circuito para o aumento do valor médio do sinal na entrada invertida do comparador A.1 Desenho da placa protótipo de testes do MiniPET A.2 Esquema a electrónica da placa protótipo de testes MiniPET C.1 Tabela de classes e respectivas funções da API xvii

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19 Lista de Tabelas 2.1 Tensões de comparação implementadas no discriminador para as diferentes configurações dos interruptores Valores de ganho do andar de pré-amplificação da via lenta para as diferentes configurações dos interruptores Especificações temporais do ADC AD Funções da API associadas às interfaces do módulo GPIF Interface xix

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21 Siglas ADC AMPOP API ASIC CLB DC FIFO GPIF HDL ISE LUT ME PET PMT RTL VHDL VHSIC Conversor analógico-digital [Analog-to-Digital Converter] Amplificador Operacional [Operacional Amplifier (OPAMP)] Interface de Programação de Aplicações [Application Programmable Interface] Circuito Integrado de Aplicação Específica [Application Specific Integrated Circuit] Blocos Lógicos Configuráveis [Configurable Logic Block] Correntes Contínuas [Direct Current] Primeiro a entrar, primeiro a sair [First In, First Out] Interface programável geral [General Programmable Interface] Linguagem de descrição de hardware [Herdware Language Description] Ambiente de Software Integrado [Integrated Software Environment] [Look Up Table] Máquina de Estados Tomografia por Emissão de Positrões [Positron Emission Tomography] Tubo foto-multiplicador [Photo Multiplier Tube] Nível de transferência de Registos [Register Transfer Level] Linguagem de descrição de hardware VHSIC [VHSIC Hardware Description Language] Circuitos integrados de elevada velocidade [Very High Speed Integrated Circuits] xxi

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23 Capítulo 1 Introdução Numa altura de grandes avanços nas áreas da Medicina e da Física de Partículas, a tecnologia surge como um importante elo de ligação destas áreas no desenvolvimento de instrumentos que têm vindo a possibilitar a melhoria do diagnóstico atempado de certas patologias fisiológicas, sendo cada vez mais importante dar a conhecer aos jovens, aos médicos, bem como a todas as classes profissionais relacionadas com a área, os princípios físicos e os modos de operar por detrás deste tipo de instrumentos. A Tomografia por Emissão de Positrões (PET) 1 desempenha um papel fundamental na análise e no diagnóstico médico, particularmente na sua aplicação em oncologia. Os instrumentos de PET comuns permitem a reconstrução de imagens resultantes da distribuição de radio-fármacos emissores de positrões in vivo, radio-fármacos estes que, normalmente, são utilizados para marcar zonas de elevado metabolismo ou de replicação celular anómala. Os sistemas de PET baseiam-se na detecção de raios gama produzidos pela aniquilação de positrões resultantes de decaimento nuclear. Os raios gama são detectados em coincidência por detectores que circundam o paciente. A Figura 1.1 representa um sistema dotado de um anel de detectores e inclui um diagrama que ilustra a taxa de eventos para dois detectores. É de notar que apenas um pequeno número de eventos processados por cada detector corresponde a coincidências. A taxa de eventos processada por cada detector corresponde frequentemente a uma larga fracção de eventos singulares para esse detector, e a fracção restante, a taxa de eventos coincidentes, inclui eventos úteis, eventos dispersos e eventos aleatórios. A resolução espacial do PET é limitada pela natureza fundamental da aniquilação do positrão. 1 PET Positron Emission Tomography 1

24 Capítulo 1. Introdução Os positrões, ao viajarem por entre a matéria vão perdendo energia cinética principalmente através da interacção de Coulomb com os electrões. Como a massa de repouso dos positrões é a mesma dos electrões, os positrões deverão sofrer desvios significativos na sua direcção em cada interacção de Coulomb, e assim seguir um atribulado e aleatório caminho até perderem a sua energia cinética. Estes temas serão discutidos mais detalhadamente ao longo deste capítulo. Figura 1.1: Diagrama básico de um scanner de PET ilustrando-se a coincidência de eventos em dois detectores. (Retirado de [39]) Existem, em desenvolvimento e já no mercado, diversos tipos de equipamentos de PET, tais como: PETs circulares para exame geral do corpo humano; PETs planares para detecção tumoral mamária; e pequenos PETs para aplicação em pulsos, em antebraços e em animais de pequeno porte. Um instrumento de PET para fins de diagnóstico clínico possui alguns milhares de detectores e exige um elevado número de recursos. O MiniPET, que será exposto neste trabalho, trata-se porém apenas de um instrumento de PET para fins didácticos e educativos, pretendendo expor de forma acessível o modo de operar e os processos físicos subjacentes a este tipo de aparelhos. Este aparelho é mini no sentido em que apresenta um número reduzido de detectores e um sistema de aquisição com baixa eficiência temporal, sendo projectado para operar durante longos períodos de exposição e aplicado a pequenos fantomas 2 dopados ou a fontes de isótopos radioactivos de pequena actividade ( 10µCi). 2 Fantomas são estruturas constituídas por materiais que possuem características de distribuição da radiação de forma análoga aos tecidos biológicos 2

25 Figura 1.2: Esquema global do hardware do MiniPET. De um modo geral, o aparelho de MiniPET é dividido em 5 grandes sub-sistemas, esquematizados na Figura 1.2: 1. O sistema de detecção constituído por dois tubos foto-multiplicadores (PMT) 3 matriciais de 4 4 canais, munidos de um cristal cintilante optimizado para a detecção da radiação electromagnética com energia de 511 kev proveniente da aniquilação dos positrões. Os detectores captam aquela radiação emergente, convertendo este estímulo num sinal representado por uma carga eléctrica. 2. A electrónica analógica de front-end faz a gestão e o pré-processamento dos sinais eléctricos provenientes dos PMTs. É caracterizada pela existência de duas vias: uma, lenta, com 16 canais por cada foto-multiplicador, constituída por um andar de préamplificação, por um andar de integração que retém a informação sobre a energia colectada por cada canal do PMT e por um andar de digitalização que converte esta informação numa palavra digital; e por uma via mais rápida, com um canal por fotomultiplicador, constituída também por um andar de pré-amplificação e por um andar de discriminação, que activa um sinal de trigger sempre que um qualquer dos 16 canais do foto-multiplicador produz sinal relevante. 3 PMT Photo-Multiplier Tube. 3

26 Capítulo 1. Introdução 3. A electrónica digital, implementada numa FPGA 4, faz o controlo e o pré-processamento de dados do MiniPET. Este sistema define os padrões de funcionamento do aparelho, tais como os ganhos e os valores de discriminação, controla a re-inicialização dos integradores, colecta os dados provenientes da electrónica analógica e estabelece um protocolo de comunicação com o computador (PC) 5 através de um barramento série universal (USB) O PC que efectua a ligação entre o utilizador e o aparelho por intermédio de uma interface de programação da aplicação (API) 7, é responsável pelo processamento dos dados e pela respectiva reconstrução de imagem. 5. O sistema mecânico permite controlar automaticamente o posicionamento e o deslocamento dos PMTs de modo a ser possível efectuar um varrimento circular ao objecto da análise. Os temas focados nesta Tese enquadram-se maioritariamente nos tópicos dois e três que acabámos de enumerar. Um diagrama mais compacto do MiniPET encontra-se na Figura 1.3. Figura 1.3: Esquema de blocos global do MiniPET. O posicionamento físico dos detectores (ver Figura 1.3), de faces viradas um para o outro, permite eventualmente colectar um par de fotões resultante da aniquilação de um mesmo positrão. Cada um destes dois fotões perde, total ou parcialmente, energia em cada elemento da matriz de cristais cintilantes acoplado a cada um dos detectores. A cada um destes 4 FPGA Field Programable Gate Array. 5 PC Personal Computer 6 USB Universal Serial Bus. 7 API Application Programming Interface. 4

27 1.1 Princípios Básicos da Tomografia por Emissão de Positrões elementos da matriz de cristais corresponde um canal do foto-multiplicador, e isto permite amplificar e converter num sinal representado por uma carga eléctrica a energia depositada em cada cristal. Nesta situação, da electrónica analógica são emitidos dois sinais rápidos, um de cada tubo foto-multiplicador, com a informação referente à detecção de um fotão por parte do detector, e 32 sinais lentos, 16 de cada tubo, com informação referente à energia depositada em cada canal do detector. Na electrónica digital, a chegada dos sinais rápidos dentro da mesma janela temporal, dá inicio ao processo de conversão e de armazenamento em memória dos sinais provenientes das vias lentas. Os dados registados na memória da FPGA são então lidos pelo PC, onde serão interpretados e permitirão reconstruir a imagem tomográfica 3D. 1.1 Princípios Básicos da Tomografia por Emissão de Positrões Fenómenos Físicos Decaimento Radioactivo O decaimento radioactivo é um processo físico no qual núcleos atómicos instáveis perdem energia sob a forma de radiação, radiação esta que pode ser corpuscular (emissão de partículas) ou electromagnética (emissão de ondas electromagnéticas). Este decaimento, resulta da transformação de um átomo de um certo tipo, o isótopo pai, num átomo de outro tipo, o isótopo filho. Se N 0 for o número de núcleos radioactivos existentes inicialmente numa amostra, o número mais provável de núcleos por decair após um tempo t, é dado por: N = N 0 e λt (1.1) Onde λ é a constante de decaimento com dimensão de [t 1 ]. O tempo de semidesintegração é o tempo necessário para que uma população de n elementos de uma amostra radioactiva se reduza a metade, ou seja, para que a metade dos núcleos radioactivos se desintegre, que é determinado definindo N = N 0 2 na Eq. 1.1 e resolvendo em ordem a t: t 1/2 = ln(2) λ = ln(2).τ (1.2) 5

28 Capítulo 1. Introdução Onde τ é a vida média de uma amostra radioctiva. A actividade A(t) é a taxa de desintegração dos núcleos radioactivos e também obedece à mesma lei exponencial do decaimento: A t = dn dt = λn 0 e λt = A 0 e λt (1.3) A unidade básica de actividade é o curie (Ci). 1 Ci = 3, desintegrações por segundo (dis/s). A unidade SI da actividade é o bequerel (Bq). 1 Bq = 1 dis/s = 2, Ci Decaimento por emissão de positrões Existem dois métodos de produção de positrões: por produção de pares, e por transmutação nuclear. A emissão de um positrão pelo núcleo é representado simbolicamente pelo decaimento dum protão num neutrão, através de uma reacção dada por: 1 1p n + e + + ν (1.4) sendo neste caso também emitido um neutrino (pela lei da conservação da energia e do momento linear). Esta reacção (decaimento do protão num neutrão) não ocorre na natureza, sendo que os radioisótopos emissores de positrões são formados por aceleração (num ciclotrão por exemplo) de protões para bombardeamento de um alvo. O positrão é a antipartícula do electrão (e ), apresentando assim a mesma massa mas carga oposta à do electrão. A interacção de um positrão com um electrão dá lugar a um fenómeno denominado de aniquilação (ver Fig 1.4). Figura 1.4: Decaimento por emissão dum positrão e respectiva aniquilação, com a resultante emissão de dois raios gama de 511 kev. (Retirado de [26].) 6

29 1.1 Princípios Básicos da Tomografia por Emissão de Positrões A equação geral para o decaimento por emissão de um positrão a partir dum átomo é: A ZX A Z 1 Y + e ν (1.5) O átomo X é rico em protões e consegue atingir a estabilidade emitindo um positrão e um neutrino do electrão. A carga positiva é transportada pelo positrão. Depois de emitidos pelo núcleo, os positrões perdem energia cinética por interacção com a matéria circundante. Os positrões podem interagir com outros átomos e consequentemente serem deflectidos da direcção original por quatro tipos diferentes de interacção: (i) Colisão inelástica com electrões orbitais, que é o mecanismo predominante de perda de energia cinética; (ii) Colisão elástica com electrões orbitais, onde os positrões são deflectidos mas a energia e o momento são conservados; (iii) Dispersão inelástica com os núcleos, com deflexão do positrão e, frequentemente, com a correspondente emissão de radiação de Bremsstrahlung; (iv) Dispersão elástica com os núcleos onde o positrão é deflectido mas não radia qualquer energia ou transfere energia para o núcleo. Os positrões atravessam a matéria, perdendo constantemente energia, ionizando outros átomos ou radiando após dispersão inelástica. Inevitavelmente após percorrer um dado percurso (cujo comprimento depende do meio em que se encontra inserido) o positrão acabará por perder a sua energia cinética Radiação de aniquilação Os positrões interagem com a matéria, perdendo total ou quase total da sua energia cinética, começam a interagir com os electrões da matéria circundante, quer por aniquilação, em que são produzidos dois fotões anti-paralelos no referencial do positrão com 511 kev cada (conservação de energia, E = mc 2 ), quer por formação de um par orbital hidrogenóide denominado de positrónio. No seu estado fundamental, o positrónio tem duas formas: ortopositrónio, onde os spins do electrão e do positrão são paralelos, e para-positrónio, onde os 7

30 Capítulo 1. Introdução spins são anti-paralelos. O para-positrónio decai por auto-aniquilação, gerando dois fotões de 511 kev anti-paralelos. O orto-positrão auto-aniquila-se emitindo três fotões [19]. Apenas uma pequena percentagem dos positrões, menos de 2% [26], se aniquila sem chegar a formar positrónio. Os dois fotões produzidos durante a aniquilação são emitidos em direcções 180º uma relativamente à outra (devido ao princípio da conservação do momento). Variações no momento das partículas envolvidas no momento da aniquilação podem resultar numa incerteza da direcção dos fotões de 511 kev (raios gama) de, aproximadamente, 4 mrad (0.23º) [9] no referencial do observador, o que se traduz na não colineariedade dos raios gama de 511 kev emitidos Interacção de fotões em tecido humano As interacções mais importantes, às quais os fotões resultantes da aniquilação de positrões são submetidos no tecido humano, são a dispersão de Compton e o efeito fotoeléctrico. Na dispersão de Compton um fotão interage com um electrão do meio material. Se a energia do fotão e momento forem, respectivamente, muito maior do que a energia de ligação e momento de electrão com o qual o fotão interage, este electrão pode ser considerado, para fins de calculo, aproximadamente livre ou pouco ligado e em repouso. Pela conservação do momento e da energia, porque os electrões tem massa e os fotões não, um fotão não pode ser completamente absorvido transmitindo toda a sua energia para o electrão. Deste modo, na interacção de fotões de elevada energia com os electrões, os fotões são desviados da sua direcção original (dispersos) e perdem parte da sua energia. A energia do fotão disperso é dada por [19]: E = E 1 + (E/m 0 c 2 )(1 cosθ) (1.6) onde E é a energia do fotão incidente, E é a energia do fotão disperso, m 0 c 2 é a massa do electrão e θ é o ângulo de dispersão. A equação (1.6) implica que deflexões bastante grandes possam ocorrer com perdas de energia bastante pequenas - para um fotão de 511 kev, por exemplo, uma dispersão de Compton na qual o fotão perde 10% da sua energia resultará numa deflexão superior a

31 1.1 Princípios Básicos da Tomografia por Emissão de Positrões No efeito fotoeléctrico, um fotão é absorvido por um átomo e durante este processo um electrão é emitido de uma das suas camadas electrónicas. A probabilidade de ocorrência de efeito fotoeléctrico aumenta rapidamente com o número atómico do átomo absorsor, e diminui rapidamente com o aumento da energia do fotão [19]. Na água, a probabilidade de ocorrência de efeito fotoeléctrico diminui com aproximadamente a 3 a potência da energia do fotão e é desprezável a 511 kev [25]. A probabilidade total de um fotão com uma determinada energia sofrer algum tipo de interacção com a matéria, quando percorre uma dada distância no interior de um dado material, é caracterizada pelo de coeficiente linear de atenuação deste material. Se I 0 for a intensidade inicial de um feixe paralelo de fotões monoenergéticos, então a intensidade I(x) a uma distância x, percorrida no mesmo objecto atenuante desde o ponto inicial, será dada por [19]: I(x) = I 0 e x 0 µ(x)dx (1.7) assumindo que os fotões dispersos são removidos do feixe. E, onde µ(x) é o coeficiente de atenuação linear Detecção de radiação A interacção de radiação ionizante com a matéria está na base do desenvolvimento dos detectores de radiação. A ideia inerente a estes detectores é medir a energia total depositada pela radiação no detector. Tipicamente, os detectores de radiação convertem a energia depositada num sinal eléctrico mensurável (carga, tensão ou corrente). O integral deste sinal é proporcional à energia total depositada no detector pela radiação. Para radiação incidente mono-energética, existirão flutuações, bem como grandes variações na carga total colectada pelo detector (ver espectro de energia na Figura 1.5). Estas variações são consequência da deposição incompleta de energia pela radiação incidente. Nos cristais de um sistema PET alguns fotões interagem por efeito fotoeléctrico depositando toda a energia no cristal sendo a principal contribuição para o foto-pico. Uma grande percentagem dos fotões de 511 kev incidentes deverão submeter-se a uma ou mais dispersões de Compton, depositam nele apenas uma parte da energia e saem do detector. Dispersões múltiplas de Compton podem eventualmente conduzir à deposição da totalidade da energia do fotão, colocando o evento na região do foto-pico do espectro de energia. A zona contínua do espectro de energia (Figura 1.5) mostra a região de Compton do espectro com uma parcial deposição da energia. A posição 9

32 Capítulo 1. Introdução do pico (foto-pico) marca a energia máxima da radiação incidente depositada no detector. A largura deste pico mostra o efeito das flutuações na medição da carga resultante da deposição completa da energia de fotões mono-energéticos. A precisão do detector em energia é caracterizada pela largura do foto-pico no espectro de energia, e é referida como resolução energética do detector. A resolução energética do detector é um número adimensional e é definido como a razão entre a largura a meia altura do foto-pico e a posição do seu centróide. Figura 1.5: Espectro de energia de fotões medido por um detector de cintilação (Retirado de [38]) Tipos de eventos no PET A detecção de eventos no PET está essencialmente relacionada com o detector e com a geometria e a eficiência electrónica do sistema de detecção. Um evento é considerado válido se: (i) dois fotões forem detectados (um fotão em cada um dos dois detectores) numa janela de tempo predefinida pela electrónica, denominada janela de coincidências; (ii) a subsequente linha de resposta que une os pontos de colisão dos fotões com o detector estiver dentro de um dado intervalo de ângulos válidos; (iii) a energia depositada no cristal por ambos os fotões estiver dentro de uma janela de energia previamente seleccionada. Eventos como estes são frequentemente referidos como eventos válidos. No entanto, habitualmente existe um certo número de eventos válidos registados como tendo obedecido aos 10

33 1.1 Princípios Básicos da Tomografia por Emissão de Positrões Figura 1.6: Representação das diferentes coincidências que podem ser detectadas no PET. O ponto preto indica o local onde o positrão sofreu aniquilação, e as setas em mola representam as trajectórias. A partir do canto superior esquerdo e no sentido dos ponteiros do relógio, os eventos representados são: uma coincidência verdadeira, um evento com dispersão, um evento múltiplo, e uma coincidência aleatória ou acidental. (Retirado de [39]) critérios acima referidos, mas que são, de facto, eventos indesejados. Exemplos são a detecção de um ou dois fotões dispersos, ou uma coincidência resultante de uma acidental detecção de dois fotões provenientes separadamente da aniquilação de dois positrões diferentes (Fig. 1.6). A terminologia frequentemente utilizada para descrever estes vários eventos detectados pelo PET é: (i) Um evento singular é, como o nome sugere, um único fotão contado pelo sistema de detecção. Um scanner de PET considera tipicamente entre 1% e 10% dos eventos singulares como sendo eventos coincidentes [39]; (ii) Uma coincidência verdadeira é um evento que resulta da aniquilação de um único positrão. Os dois fotões daí resultantes alcançam o detector em lados opostos sem interagir significativamente com os átomos circundantes e são detectados dentro da mesma janela temporal; (iii) Uma coincidência aleatória (ou acidental) acontece quando dois núcleos decaem aproximadamente ao mesmo tempo. Depois da aniquilação de ambos o positrões, quatro fotões são emitidos. Dois destes fotões de diferentes aniquilações são contados dentro da mesma janela temporal e são considerados como provenientes do mesmo positrão, enquanto que os outros dois se perdem; 11

34 Capítulo 1. Introdução (iv) Eventos múltiplos (ou triplos) são semelhantes aos eventos aleatórios, à excepção de que três fotões de duas aniquilações são detectados dentro da mesma janela temporal. Devido à ambiguidade em decidir qual o par de eventos proveniente da mesma aniquilação, o evento é descartado; (v) Eventos dispersos surgem quando um ou ambos os fotões provenientes de uma aniquilação singular, detectados dentro da mesma janela temporal, foram submetidos a interacção de Compton. A taxa de eventos válidos é dada pela soma de todos estes diferentes eventos, visto todos eles satisfazerem o critério de criar um impulso eléctrico na saída do detector com energia superior ao limiar necessário para validar o evento para processamento. 1.2 Motivação para o presente trabalho O trabalho realizado nesta Tese revelou-se bastante aliciante (à excepção, é claro, dos momentos de maior desmotivação e angústia associados à sua escrita...) porque permitiu investigar e esclarecer várias questões relacionadas com as áreas da instrumentação e da Física Nuclear e Partículas. O autor lidou com temas como electrónica analógica de pequenos sinais, sistemas digitais reconfiguráveis e interfaces programáveis, tendo de aprender a manusear todo um conjunto de ferramentas de desenvolvimento (software), instrumentos e técnicas associados à concepção e ao teste dos blocos desenvolvidos neste trabalho, onde se destacam ferramentas de desenvolvimento como o TopSpice, o Eagle e o Xilinx ISE, e instrumentos tais como osciloscópios e geradores de sinais. Anteriormente o autor já esteve envolvido num outro projecto, de um instrumento para medição do tempo de vida média dos muões, que consistia na construção de um aparelho capaz de colectar os muões atmosféricos e de medir o tempo que estes demoram a decair para uma partícula mais estável, o positrão. À semelhança do que acontece com este trabalho, o detector de muões incorporava um sistema de detecção composto por PMTs tinha associada alguma electrónica analógica de processamento de pequenos sinais e um sistema digital de controlo implementado numa FPGA. Naquele trabalho, o autor esteve encarregado de desenvolver o controlador digital [28]. 7 Muões cósmicos Partículas resultantes da colisão de partículas pesadas, tais como os protões, com elementos, átomos ou moléculas, da atmosfera. 12

35 1.3 Revisão de Alguns Sistemas de PET 1.3 Revisão de Alguns Sistemas de PET A primeira imagem obtida com tecnologia PET foi feita em 1973, por Michael Phelps e Edward Hoffman, e no ano seguinte, em 1974, foi construída a primeira máquina comercial: portanto, o PET tem cerca de 35 anos. Fazer um historial de todos os avanços tecnológicos e científicos significativos para este instrumento está muito para além do nosso objectivo nesta secção. O que iremos fazer é dar um panorama de algumas das máquinas de PET cujos objectivos se assemelham aos do MiniPET, e falaremos também de alguns front-ends e sistemas de gestão digital com alguma relação com os do MiniPET. Há vários textos de referência geral sobre sistemas de detecção de radiação. Por exemplo, em Ahmed [2] é feito um estudo abrangente das fontes de radiação, dos vários tipos de detectores, do processamento e do tratamento estatístico dos sinais e de dosimetria e de protecção radiológica, tudo assuntos relevantes para o MiniPET. Já Spieler [34] foca essencialmente os detectores realizados com semicondutores, e inclui uma revisão abrangente da electrónica de condicionamento e de filtragem de sinais relevante para aqueles detectores, discutindo assuntos tais como a formação dos sinais nos detectores, o ruído, e as várias técnicas de processamento electrónico dos sinais. Um front-end típico que pode servir de exemplo, é o do detector Tilecal da experiência ATLAS do colisionador LHC do CERN. A amplificação e a discriminação do impulso proveniente dos detectores está descrita em [14, 15], e a sua digitalização em [16]. A forma e a duração dos impulsos são muito semelhantes às do MiniPET. No Tilecal usa-se um shaper associado a um par de amplificadores (por canal), um de baixo ganho e outro de ganho elevado. Cada um destes amplificadores está ligado a um ADC de 10 bits, e combinando as leituras dos dois conversores atinge-se uma resolução equivalente de 16 bits. O shaper é passivo e realizado com um filtro de Bessel de 7 pólos. São usados circuitos CLC501 e CLC502, dois AmpOps de baixo ganho com realimentação em corrente e com limitação na tensão de saída (para não saturar os ADCs), em série com dois AmpOps OPA4650 que implementam os ganhos baixo e alto. A digitalização é feita com ADCs AD9050 da Analog Devices. Este front-end é muito mais complexo do que o do MiniPET, pois as exigências de linearidade na medida da carga (ou energia) proveniente dos PMTs do Tilecal assim o exigem. 13

36 Capítulo 1. Introdução Noutras situações os amplificadores utilizados nos front-ends são circuitos integrados (CIs) especificamente projectados para o efeito. Como exemplo damos aquele descrito em [11, 12], que se destina especificamente a ser utilizado em máquinas de PET. As vantagens dos CIs são a miniaturização, o baixo consumo de energia, e a melhor imunidade ao ruído, quando comparados com realizações à base de componentes discretos. Num mesmo CI é implementada a electrónica correspondente a vários canais. Um ASIC incorporando os vários blocos electrónicos que suportam 32 canais é descrito em [13]. Outros exemplos de ASICs desenvolvidos para servir de front-end em sistemas PET são [10, 18], tendo este último a particularidade de ser desenvolvido quase exclusivamente em Portugal. Finalmente, uma máquina de PET com fins educativos é descrita em [17]. Este sistema entra em conta com o tempo de voo para melhorar a localização das aniquilações dos positrões, e dispõe de 48 canais analógicos que são multiplexados antes da conversão feita por 8 ADCs rápidos. O controlo do sistema é feito através de um barramento VME. Este sistema é mais complexo que o do MiniPet. 1.4 Estrutura da Tese Nesta Tese será descrita a concepção preliminar do instrumento MiniPET, efectuada a um baixo nível no que respeita às especificações, que correspondem, mais concretamente, ao nível eléctrico. Começando pelo sistema de detecção, descreveremos posteriormente, e em sequência, a electrónica analógica de front-end, a electrónica digital de controlo e uma aplicação que faz a interface entre o PC e a placa com a FPGA, usando uma API 8 desenvolvida pela companhia Cesys GmbH que fabrica a referida placa. No capítulo 2, dedicado ao detector e à electrónica de front-end, descrevem-se as características dos elementos que constituem o detector: o cristal cintilante e os tubos fotomultiplicadores. Estuda-se a reconstrução dum impulso eléctrico, proveniente do detector, que será usado como sinal modelo para o dimensionamento e para a simulação da electrónica analógica de front-end. Descrevem-se também o funcionamento e os componentes constituintes das vias lenta e rápida de propagação dos impulsos dos detectores, do sistema de 8 API Application Programming Interface. 14

37 1.4 Estrutura da Tese multiplexagem de canais analógicos e do sistema de conversão analógica-digital que compõem a electrónica analógica de front-end. No capítulo 3, que foca o controlo digital do sistema, começa-se por fazer uma pequena introdução sobre as FPGAs. Referem-se os recursos utilizados no seu desenvolvimento: placa de implementação, ferramentas de software e linguagem de descrição de hardware (VHDL) utilizadas para a concepção e para a implementação da electrónica digital. São detalhadamente descritos os módulos lógicos que constituem a arquitectura da electrónica digital. Descreve-se a funcionalidade implementada na API da Cesys e, em algum detalhe, as funções dessa API que são essenciais à realização deste trabalho. No capítulo 4, Testes e Resultados, apresentam-se os resultados de alguns testes realizados a um protótipo, constituído por uma pequena placa analógica com 4 canais e com uma FPGA. Este sistema foi concebido durante a realização deste trabalho para se constituir como um objecto de estudo preliminar para validar a realização do aparelho final, que será bem mais complexo pois envolverá bastantes mais componentes electrónicos. Finalmente, no capítulo 5, Conclusões e Trabalho Futuro, retiram-se as conclusões pertinentes da realização deste trabalho e são revistas as perspectivas de trabalho futuro. Em apêndice à Tese inclui-se o esquema da electrónica da placa protótipo de testes, algum do código em VHDL desenvolvido para a implementação da electrónica digital na placa FPGA, e o código em C++ correspondente à aplicação que efectua a interface de utilizador, implementada no PC, e que lhe permite comunicar com a placa da FPGA. 15

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39 Capítulo 2 Detector e electrónica de front-end 2.1 Detector O sistema de detecção surge como o primeiro contacto da radiação emergente com o aparelho, promovendo a conversão da radiação electromagnética num sinal eléctrico, desempenhando um importante papel na performance de todo o sistema, na medida em que as suas dimensões e desempenho constituem um importante factor na resolução do aparelho. No aparelho MiniPET o sistema de detecção é constituído por dois PMTs do fabricante Hamamatsu [37], modelo H8711 [21] (Fig. 2.2), munidos de um cristal cintilante do fabricante Saint-Gobain, modelo Prelude 420 (Fig. 2.3). Figura 2.1: Esquema do detector O Foto-Multiplicador Um foto-multiplicador permite converter a luz num sinal eléctrico, e amplifica este sinal até um nível de potência que está suficientemente acima do nível de ruído, e também 17

40 Capítulo 2. Detector e electrónica de front-end acima do limite inferior da sensibilidade do sistema electrónico a jusante (habitualmente um amplificador). Os PMTs H8711 da Hamamatsu possuem 4 4 ânodos, com uma área de 4.2 mm 4.2 mm cada um, o que perfaz uma área total efectiva de 18.1mm 18.1mm. Contêm uma cascata com 12 etapas de amplificação electrónica por dínodos, as quais são alimentadas por uma fonte de alta tensão. Apresentam um baixo índice de cross-talk 1, com valores típicos rondando 1%, e uma elevada velocidade de resposta [27]. Ao colidirem com o foto-cátodo do PMT, os fotões produzidos no cristal cintilante, se tiverem energia suficiente, libertam um fotoelectrão como consequência do efeito fotoeléctrico. Este fotoelectrão é multiplicado por um factor elevado, cerca de , ao longo dos 12 dínodos, e finalmente a nuvem de carga assim criada atinge um dos 16 ânodos. Ligado a cada um dos 16 ânodos existe um terminal para o exterior, onde está ligada a electrónica de front-end. Existe ainda um 17º terminal que liga ao último dínodo antes dos ânodos, o denominado dínodo 12, que é activado sempre que existe actividade em qualquer um dos ânodos. Este sinal será utilizado como sinal de trigger para a via rápida da electrónica analógica. Figura 2.2: PMT da Hamamatsu com as respectivas dimensões (em mm) e esquema dos dínodos. 1 Opta-se, nesta e em outras situações, por usar o termo em Inglês, visto ser a opção que torna mais clara a exposição desta matéria às pessoas envolvidas no meio. 18

41 2.1 Detector Cristal cintilador Os cristais cintiladores utilizados no aparelho de MiniPET, Prelude 420 (Lu 1.8 Y.2 SiO 5 : Ce), são cristais do tipo LYSO 2. Este tipo de cristais cintilantes, baseados em silicato de Lutécio dopado com Cério, conferem uma elevada densidade e um curto tempo de decaimento ao detector, o que é ideal em aplicações que exijam uma boa resolução no tempo e na energia. Estes cristais cintilantes estão acoplados ao PMT numa matriz de 4 4 cristais (aos quais chamamos também canais) com 4.2 mm 4.2 mm de secção e 22 mm de profundidade, separados entre si de uma distância de 0.2 mm (separação intercanal). A radiação gama incidente no detector perde energia no cristal cintilador, causando a transição electrónica para o estado excitado no material. O estado excitado decai emitindo fotões (radiação visível), que posteriormente irão interagir com o foto-cátodo do PMT ao qual o cristal está acoplado. Figura 2.3: Cristal LYSO cintilante Prelude Reconstrução do sinal à saída do PMT para simulação A fim de conhecer a forma do sinal eléctrico à saída do PMT com o cristal cintilador acoplado, o que é indispensável saber para realizar, posteriormente, a simulação e o dimensionamento do sistema analógico de front-end, fizeram-se em laboratório algumas medições [27], utilizando radiação de energia conhecida e amostrando o sinal com um conversor analógicodigital (ADC) 3 de carga, cuja saída ficou registada em computador. Para tal utilizou-se uma 2 Lutetium Yttrium Orthosilicate, dopado com Cério. 3 ADC Analog to Digital Converter. 19

42 Capítulo 2. Detector e electrónica de front-end fonte de 137 Cs. O 137 Cs decai por emissão de β para um estado metastável do 137 Ba que, posteriormente, relaxa emitindo radiação gama de kev. Apesar de bem conhecido o valor de energia da radiação gama emitida pelo 137 Cs, poderão existir variações na carga total colectada pelo PMT, conforme já foi referido na secção Contudo, considerou-se o valor médio dos resultados obtidos para reconstrução do sinal eléctrico (ver Figura 2.4). Conhecendo o espectro de energia para este tipo de detectores (detectores de cintilação) sabe-se que o valor médio de energia corresponde a valores de e- nergia inferiores ao do foto-pico. O foto-pico corresponde ao valor mais provável e é o ponto de maior deposição de energia. Se o sistema electrónico se revelar eficaz para responder correctamente aos sinais de valor médio, também se revelará eficaz para os sinais mais energéticos na zona do foto-pico, e restará apenas resolver a questão de calibração dos níveis de discriminação dos comparadores. Figura 2.4: Sinal eléctrico típico medido à saída do detector. O sinal medido em tensão à saída do detector 4 com uma resistência de carga de 50 Ω, representado na Figura 2.4, apresenta aproximadamente um tempo de subida de 40 ns, uma largura a meia altura de 60 ns e uma amplitude de -220 mv. Aproximando a forma do sinal de corrente (a tensão observada a dividir pelos 50 Ω) a um trapézio com uma base de 95 ns, um topo de 1 ns e uma altura de 4.4 ma, a área deste sinal traduz-se num total de carga de aproximadamente 210 pc à saída do PMT. Com base nestes resultados utilizando uma ferramenta de simulação electrónica, o TopSPICE, procedeu-se à reconstrução deste sinal 4 A saída do PMT tem um comportamento aproximado a uma fonte de corrente, i(t) = dq(t)/dt, onde Q(t) é a carga que atinge o ânodo do PMT devida aos fotoelectrões amplificados pelos dínodos. 20

43 2.2 Electrónica de front-end (ver Figura 2.5). Foi com base neste sinal que se realizaram as simulações feitas à electrónica analógica de front-end utilizando a mesma ferramenta de simulação. Figura 2.5: Reconstrução por simulação no TopSPICE do sinal medido à saída do detector. 2.2 Electrónica de front-end A electrónica de front-end, esquematizada na Figura 2.6, tem a seu cargo a gestão e o processamento dos sinais analógicos provenientes dos detectores até ser feita a sua digitalização, e esta ser comunicada à electrónica digital de controlo. A electrónica de front-end é caracterizada pela existência de duas vias, designadas de via rápida e via lenta. A via rápida está conectada ao terminal do PMT que provém do terminal dínodo 12, que funciona como um OR realizado aos 16 canais do PMT, dado que o dínodo 12 é de algum modo comum a todos eles, permitindo assim determinar se houve actividade em qualquer dos 16 canais do detector. Esta via rápida consiste num andar de pré-amplificação e num andar de comparação ou discriminação. O seu sinal de saída é utilizado para determinar a existência de coincidências entre os dois detectores, pois cada um deles tem a sua via rápida. A via lenta, uma por cada detector, consiste de dezasseis andares de pré-amplificação, seguidos de integração, dois andares de multiplexagem e um andar de conversão analógicodigital (com um ADC). Esta via está conectada aos terminais dos 16 ânodos de cada PMT, sendo responsável pela integração em carga dos sinais provenientes de cada um destes, integração esta que se relaciona com a energia daqueles sinais e dos fotões incidentes no detector. 21

44 Capítulo 2. Detector e electrónica de front-end Figura 2.6: Esquema da electrónica de front-end, onde se realçam as vias rápida e lenta. O primeiro andar de multiplexagem permite seleccionar, de entre os 16 canais da via lenta, qual deles irá conectar ao ADC, possibilitando assim reduzir no número de ADCs necessários por detector. O segundo andar de multiplexagem permite seleccionar, de entre os ADCs associados a cada PMT, qual deles comunica com a FPGA. Por fim, o andar de conversão analógico-digital, constituído por um ADC paralelo com resolução de 12 bits, permite converter o valor da tensão observada na saída do integrador numa palavra digital de 12 bits, que será guardada na FPGA Via rápida A via rápida tem a seu cargo a função de disparar um sinal indicador de actividade relevante no dínodo 12 do PMT sem, no entanto, dar qualquer informação quantitativa. O sinal proveniente do dínodo 12 do detector é um sinal positivo. Este sinal é previamente amplificado de modo a conseguir-se aumentar a sua potência e melhorar a relação sinal-ruído. A pré-amplificação é feita utilizando um amplificador operacional (AmpOp) numa montagem inversora. Seguidamente este sinal é comparado, utilizando-se para isso um comparador com histerese também realizado com uma montagem inversora. A existência de uma tensão de referência variável numa das entradas de comparação, fruto da histerese, permite discriminar níveis de ruído significativos (Figura 2.9). 22

45 2.2 Electrónica de front-end Pré-amplificação A pré-amplificação faz uso de um AmpOp em montagem inversora, tal como está representado no esquema da Figura 2.7 (esquerda). Considerando o AmpOp ideal e a funcionar na zona linear, a sua entrada inversora tem uma tensão quase nula em relação à massa (massa virtual na entrada inversora), e logo v D 0. Assim, a corrente em R 1 é v I /R 1. Sendo nula a corrente de entrada do amplificador, a corrente em R 1 é igual à que passa em R 2, donde resulta que o ganho de tensão da montagem inversora é v I R 1 = v O R 2 (2.1) G r = v O v I = R 2 R 1 (2.2) O amplificador satura quando v O atinge as tensões V sat + ou V sat, cujos valores são habitualmente aproximados aos das tensões de alimentação do AmpOp. A característica de transferência v O (v I ) da montagem inversora tem o aspecto mostrado na Fig. 2.7 (direita). R 2 v O v I R 1 v D V v O V - V + sat θ v I tg θ = G r V - at Figura 2.7: Montagem inversora (esquerda). Característica de transferência da montagem inversora (direita). Uma vez que a corrente de entrada é v I /R 1, a resistência de entrada vale R ir = R 1. A resistência de saída vale R or 0, e assim a tensão v O sofre uma influência negligível do valor da corrente de saída da montagem inversora, desde que esta corrente se encontre dentro dos limites especificados pelo fabricante do AmpOp, pois se estes forem violados o componente entra em modo de protecção de curto-circuito e deixa de ser válida a análise linear do circuito. 23

46 Capítulo 2. Detector e electrónica de front-end Seja G r = v O /v I o ganho da montagem inversora referente ao circuito com realimentação, e A f = v O /v D o ganho do AmpOp isolado (ou ganho em malha aberta ), que se considera infinito no caso do AmpOp ideal. Se o amplificador tiver ganho finito, então v D = v O /A f e a tensão na entrada inversora é v O /A f. Sendo iguais as correntes em R 1 e R 2, temos agora 1 R 1 (v I + v O A f ) = 1 R 2 (v O + v O A f ) (2.3) e, fazendo β = R 1 R 1 + R 2 (2.4) fica A f G r = (1 β) 1 + A f β (2.5) Quando A f, obtém-se G r = (1 β)/β = R 2 /R 1, como anteriormente. Este modelo do ganho do ampop finito (mas muito grande, tipicamente na ordem das centenas de milhar), juntamente com a informação sobre o valor da resistência de saída R 0A do AmpOp em malha aberta (que vale em geral poucas centenas de Ω), também permite fazer uma estimativa da impedância de saída da montagem inversora, concluíndo-se que vale aproximadamente R 0 R 0A /(βg), na prática uma fracção do Ohm Discriminação ou comparação A comparação (ou discriminação) é feita utilizando um comparador regenerativo inversor com histerese. Trata-se de um circuito bi-estável, pois possui dois estados estáveis. O estado actual depende não só do valor actual da excitação, mas também dos valores anteriores; pode dizer-se que o circuito tem memória. O comparador regenerativo inversor resulta de uma montagem não-inversora em que a polaridade das entradas do AmpOp se encontra trocada, o que corresponde à existência de realimentação positiva. Utiliza-se uma tensão de referência não nula no terminal de entrada inversor de modo a controlar os valores limiares da comparação (Fig. 2.8). Neste circuito, o comparador é um dispositivo não-linear, mas enquanto mantiver uma mesma tensão de saturação na saída comporta-se electricamente como se fosse um gerador de tensão. Aplicando o teorema da sobreposição ao circuito da Fig. 2.8, obtém-se v x = αv ref + δv O (2.6) 24

47 2.2 Electrónica de front-end v I - + V + v O V + sat αv ref v O v I V ref v X V - V + sat δv - sat δv + sat V - sat R 3 R 2 R 1 αv ref V - sat v I Figura 2.8: Comparador regenerativo inversor. onde as constantes multiplicativas são α = R 1 //R 2 R 3 + R 1 //R 2, δ = R 1 //R 3 R 2 + R 1 //R 3 (2.7) Enquanto v I > v X, isto é, v I > αv ref + δv sat, teremos v O = V sat e, por outro lado, se v I < v X, isto é, v I < αv ref + δv sat +, então v O = V sat +. Daqui resulta a característica de transferência representada à direita na Figura 2.8; fora da gama de valores na entrada em que a histerese se manifesta, v O e v I têm sinal oposto (assumindo V ref = 0), daí o comparador ser do tipo inversor. Assumindo que v I toma exclusivamente valores negativos, de modo a que v X tome valores de comparação que permitam ao comparador comutar de estado, V ref terá de ser tal que αv ref < δv + sat, ou seja V ref < δv + sat /α. Se a tensão de alimentação negativa do comparador for nula, então V sat 0. Assim, enquanto v I > v X, o que agora significa v I > αv ref, teremos v O 0 (ver Figura 2.9). O comparador regenerativo tem vantagens em relação ao comparador sem realimentação. Devido à realimentação positiva, a transição da tensão de saída de um nível para o outro é mais rápida. E, por outro lado, a histerese oferece imunidade ao ruído, conforme é visível no exemplo da Fig. 2.9, podendo o nível de rejeição desse ruído ser escolhido pelo projectista, através dos valores de V ref e das resistências. O dispositivo seleccionado para a realização desta função, o comparador TLV3501, tem histerese implementada internamente correspondendo, segundo o fabricante, a uma janela de 25

48 Capítulo 2. Detector e electrónica de front-end Figura 2.9: Imunidade ao ruído no comparador com histerese. Quando a saída v 0 subiu, o limiar de comparação passou de αv ref para αv ref + δv sat + e as duas oscilações mais próximas do pico mais negativo do impulso na entrada não mudam o estado do comparador. 6 mv. Este valor é considerado demasiado pequeno para a nossa aplicação, razão pela qual foi adicionada a histerese externa que acabámos de descrever Dimensionamento e simulação do canal rápido (via rápida) A fim de dimensionar e testar os blocos analógicos descritos nas secções anteriores, a via rápida da electrónica de front-end foi verificada, por simulação, com a ferramenta TopSPICE, utilizando-se componentes com características reais. A Figura 2.10 mostra o circuito utilizado na simulação. O andar de pré-amplificação emprega o AmpOp LM7171 [32] da National Semiconductor. Este dispositivo funciona com realimentação em tensão 5 e é muito rápido, o suficiente para lidar com os impulsos do detector cuja duração típica (FWHM 6 ) é de poucas dezenas de nanosegundo. Algumas das suas características mais relevantes são: um slew-rate de 4100 V/µs, uma largura de banda para pequenos sinais de 200 MHz e débito de 100 ma de corrente na saída. O ganho desta montagem inversora, dado que o ganho diferencial do AmpOp é A f > 10 4, pode ser aproximado por R 2 /R 1. Para R 1 = 630 Ω e R 2 = 6 kω, o ganho de pré-amplificação da via rápida vale G r = Há AmpOps com ralimentação em corrente, bastante utilizados na electrónica de processamento de impulsos em detectores de partículas. 6 Full Width at Half Maximum. 26

49 2.2 Electrónica de front-end Figura 2.10: Esquema do circuito da via analógica rápida para simulação com o TopSPICE. A discriminação faz uso do comparador TLV3501 [23] da Burr-Brown. Trata-se de um comparador rail-to-rail (a saída pode encostar-se quase exactamente às tensões de alimentação, V CC e 0 Volt), muito rápido e que apresenta um reduzido atraso entre o sinal de entrada e o sinal de saída, tipicamente 7.5 ns. Os valores da tensão de comparação no terminal não inversor são obtidos a partir da expressão (2.6), onde neste caso os multiplicadores são calculados através de α = (R P //R 4 )/(R 8 + R P //R 4 ), δ = (R P //R 8 )/(R 4 + R P //R 8 ), e teremos V Ref = -5 V, V + sat = 5 V e V sat = 0 V. A resistência R P é equivalente ao paralelo de R 5, R 6 e R 7, sendo os valores de R 6 e R 7 no cálculo de R P infinitos quando o respectivo interruptor está aberto. Assim, as resistências R 6 e R 7 podem ser removidas do circuito usando o interruptor MAX4615 de elevada velocidade da Maxim [6]. Pode-se escolher, consoante a configuração dos interruptores, quatro níveis de discriminação diferentes. Valendo R 4 = 7.7 kω, R 5 = 550 Ω, R 6 = 900 Ω, R 7 = 2 kω e R 8 = 4.5 kω, a tensão de comparação v x poderá tomar um dos valores referidos na Tabela 2.1. A discriminação dos valores de pico dos impulsos em v i corresponde ao limite de histerese inferior, isto é v x (v o = 0V ): o sinal de saída v O do comparador só muda de 0 para 5V se o pico daquele impulso for inferior a este limite. Uma vez que, após esta detecção vai dar-se uma mudança e v o = 5 V, a tensão de comparação passará a corresponder ao limite de histerese superior v x (v o = 5); o sinal v o do comparador só muda de 5V para 0V se v i exceder v x (v o = 5 V ). Note que v x tem sempre valores negativos. 27

50 Capítulo 2. Detector e electrónica de front-end W 0 /W 1 Paralelo R P (Ω) v x (v o = 0V )(V ) v x (v o = 5V )(V ) 00 R ,51-0,21 10 R 5 //R 6 341,38-0,34-0,14 01 R 5 //R 7 431,37-0,42-0,17 11 R 5 //R 6 //R 7 291,61-0,29-0,12 Tabela 2.1: Tensões de comparação implementadas no discriminador para as diferentes configurações dos interruptores. W 0 e W 1 são os valores lógicos que controlam as posições (aberto ou fechado) dos interruptores do MAX4615. Na Figura 2.11 está representada a simulação da resposta do circuito da via rápida a um estímulo consistindo no sinal referido na secção O gráfico em cima mostra a saída do comparador. O gráfico em baixo mostra o sinal à saída do pré-amplificador, que é também o sinal de entrada do comparador, bem como o sinal utilizado para limiar da discriminação, v x. É visível que este limiar muda devido à histerese. Figura 2.11: Simulação no TopSPICE do sinal de saída da via rápida. Os valores da tensão de comparação v x aqui simulados correspondem aos dois interruptores abertos (W 0 = 0 e W 1 = 0), ou seja, R P = 550 Ω. O atraso entre o sinal de entrada v I e o sinal de saída v 0 é representado por t e vale cerca de 8 ns. 28

51 2.2 Electrónica de front-end Via lenta A via lenta permite obter, por integração, a carga associada aos impulsos de corrente provenientes de cada ânodo do detector (recorde que Q = i dt), obtendo-se na saída do integrador um valor em tensão proporcional a essa carga. Este valor está associado à energia dos fotões colectados pelo foto-multiplicador que despoletaram o impulso, dando assim uma medida dessa energia. Os sinais do detector são sinais de tensão negativa, e são previamente amplificados utilizando um AmpOp em montagem não-inversora. Desta forma é possível aumentar a amplitude do sinal, mas mantendo a proporcionalidade, o que depende da qualidade da linearidade da amplificação. A integração é feita utilizando um integrador de Miller [29] Pré-amplificação À semelhança da via rápida, a amplificação na via lenta também é feita utilizando um AmpOp, mas com uma montagem não-inversora, pois os sinais provenientes dos canais do detector são negativos e, como veremos na próxima secção, a integração é feita também com uma montagem inversora. A montagem não-inversora de amplificação tem o esquema representado na Figura 2.12 (esquerda). A sua característica de transferência v O (v I ) está esquematizada na Figura 2.12 (direita). Figura 2.12: Montagem não-inversora (esquerda). Característica de transferência da montagem não-inversora (direita). Sendo nula a corrente na entrada do AmpOp, a montagem não-inversora tem uma resistência de entrada infinita, R ir =. Como a tensão de saída não depende da corrente na 29

52 Capítulo 2. Detector e electrónica de front-end saída da montagem, esta tem resistência de saída nula, R or = 0. Significa que a montagem não inversora se comporta idealmente como um gerador de tensão controlado por tensão. Se o amplificador tiver ganho finito, então v D = v O /A f e, tem-se v x = v I v O A f = R 1 R 1 + R 2 v O (2.8) donde se obtém G r = A f 1 + A f β (2.9) em que β é à mesma dado pela expressão (2.4) associada à montagem inversora. Quando A f, obtém-se G r = 1/β = 1 + R 2 /R 1, resultado que corresponde à expressão de ganho da montagem não-inversora realizada com um AmpOp ideal Integração O integrador de Miller ideal consiste num AmpOp em montagem inversora, em que a realimentação é feita por um condensador (que substitui a resistência utilizada na mesma montagem quando se procede a uma amplificação). Na prática, a integração é feita utilizando um integrador de Miller com uma resistência de valor elevado na realimentação, R f (Fig. 2.13), denominado habitualmente de integrador com perdas. A razão da existência de R f é explicada mais abaixo. Figura 2.13: Integrador de Miller com resistência adicionada à realimentação. Para que o AmpOp funcione normalmente, os seus dois terminais de entrada têm de ser alimentados com correntes DC, normalmente de valor muito baixo. Estas correntes denominam-se correntes de polarização de entrada (input bias current), I B, e são quase 30

53 2.2 Electrónica de front-end iguais entre si. Estas duas correntes, representadas na Figura 2.14, são independentes da resistência de entrada do AmpOp (habitualmente muito grande, mas finita). A diferença entre as correntes de polarização de entrada é denominada de corrente de desvio de entrada (input offset current), I OS, sendo dada por I OS = I B 1 I B 2. Só muito raramente precisamos de entrar em conta com I OS nos projectos, e geralmente I OS I B. Figura 2.14: Representação das correntes de polarização na entrada do AmpOp. No integrador de Miller ideal, apenas com o condensador C na malha de realimentação (i.e., sem R f ) e com a entrada v I nula, o que anula também a corrente em R, a corrente de polarização de entrada associada ao terminal inversor flui integralmente através do condensador. Este processo rapidamente causa a subida (ou descida, consoante o sinal de I B1 ), aproximadamente em rampa, da tensão de saída do integrador até à sua saturação. O uso de uma resistência elevada, R f, em paralelo com o condensador permite aliviar aquele efeito, pois a resistência R f providencia um caminho alternativo para que as correntes contínuas (DC) 7 possam fluir, mantendo no entanto a constante de tempo de descarga do condensador suficientemente elevada para manter um valor quase constante durante a leitura da saída do integrador. A função de transferência T (s) = V O (s)/v I (s) é T (s) = R f /R 1 + s C R f (2.10) de onde se retira o ganho DC, K DC K DC = R f R (2.11) 7 DC Direct Current 31

54 Capítulo 2. Detector e electrónica de front-end A tensão de saída do integrador é simétrica da tensão aos terminais do condensador, v C = v v 0, onde v é a tensão da entrada inversora. Assumindo que a integração se inicia no instante t = 0, e que a tensão no condensador neste instante é representada por v C (0), então a tensão de saída do integrador ao fim de um período de tempo t, é v O (t) = K τ e t/τ + f I (t) (2.12) onde K τ é uma constante e f I (t) é a resposta forçada que depende do sinal concreto aplicado na entrada. Porém, devido ao elevado valor de R f, a resposta do circuito pode ser aproximada pela do integrador ideal, e nesse caso T (s) (src) 1 e v O (t 0 ) = v C (t 0 ) = 1 t0 v I (t)dt V C (0) (2.13) RC 0 Após concluída a integração do impulso, e supondo que a entrada se mantém nula, a resistência de realimentação R f descarrega o condensador. Seja então agora v O (t 0 ) a tensão de saída do integrador no instante em que a integração está concluída; a tensão de saída após um período de tempo arbitrário t, será dada por v O (t) = v O (t 0 )e (t t 0)/τ (2.14) onde τ = CR f é a constante de tempo de descarga do condensador Dimensionamento e simulação Para dimensionar os componentes e testar a via lenta da electrónica de front-end foi, mais uma vez, realizada a sua simulação no TopSPICE utilizando componentes com características reais. A Figura 2.15 mostra o circuito utilizado na simulação. O andar de pré-amplificação, à semelhança da via rápida, emprega também o AmpOp LM7171. Na montagem não-inversora o ganho pode ser aproximado por (R P + R 9 )/R P, onde a resistência R P representa a resistência equivalente às resistências R 10, R 11 e R 12 em paralelo. As resistências R 11 e R 12 podem ser removidas do circuito utilizando o interruptor MAX4615, o que, consoante a configuração dos interruptores, permite escolher um de entre quatro valores de ganho de pré-amplificação. Valendo R 10 = 700 Ω, R 11 = 900 Ω, R 12 = 3 32

55 2.2 Electrónica de front-end Figura 2.15: Esquema para a simulação da via lenta no TopSPICE. kω e R 9 = 6 kω conclui-se que o andar de pré-amplificação da via lenta pode tomar os valores de ganho indicados na tabela 2.2. W 2 /W 3 Paralelo R P (Ω) Ganho 00 R ,57 10 R 10 //R ,75 16,24 01 R 10 //R ,57 11,57 11 R 10 //R 11 //R ,07 18,24 Tabela 2.2: Valores de ganho do andar de pré-amplificação da via lenta para as diferentes configurações dos interruptores. O andar de integração faz uso do AmpOp LM6171 [31] da National Semiconductor. O LM6171 é um AmpOp de elevada rapidez com realimentação em tensão. Nas suas características destacam-se: slew-rate de 3600 V/µs; largura de banda de 100 MHz; corrente de polarização de entrada de tipicamente 3 µa; e débito de 135 ma de corrente de saída. O ganho DC do integrador é definido por R 14 /R 13, e a constante de tempo de descarga do condensador é definida por R 13 C 17. Para R 13 = 100 Ω, R 14 = 80 kω e C 17 = 200 pf, o ganho DC do integrador é K DC = 800 e a constante de tempo do integrador é τ =22.4 µs (Figura 2.16). 33

56 Capítulo 2. Detector e electrónica de front-end A existência de um interruptor MAX4615 em paralelo com o condensador permite descarregá-lo, escoando a carga nele acumulada. No entanto, este interruptor introduz uma corrente de fuga na carga do condensador durante o período de integração. A fonte de corrente I 1 (representada na Fig. 2.15), permite modelar a perda em tensão devida àquela corrente de fuga, que no MAX4615 é, no máximo, de 10 na. Face à corrente de descarga do condensador pela resistência R 14 (i.e. R f, a resistência de escoamento da corrente de polarização da entrada inversora) que é três ordens de grandeza superior, a corrente de fuga no interruptor é desprezável na determinação do tempo de descarga do condensador. O interruptor MAX4615 é extremamente rápido, possuindo um tempo de latência de apenas 5 ns. Esta característica é importante para o desempenho temporal no MiniPET, na medida em que os integradores são frequentemente limpos durante o seu funcionamento. O condensador C 16 e R 13 implementam um passa-alto que permite anular a componente DC na saída do pré-amplificador resultante da tensão de desvio ( offset ) do ampop LM7171, que poderia levar à saturação do integrador caso não fosse bloqueada. Figura 2.16: Simulação no TopSPICE do sinal de saída da via lenta. Na Figura 2.16 está representada a simulação da resposta da via lenta a um estímulo do tipo do sinal referido na secção 2.1.3, durante o processo de integração. O gráfico em cima mostra o sinal à saída do amplificador com um ganho de 9.6, e corresponde à configuração dos interruptores com (W 2 = 0 e W 3 = 0). O gráfico de baixo mostra o sinal à saída de integrador. Na Figura 2.17 está representada a simulação da descarga do integrador após a conclusão 34

57 2.2 Electrónica de front-end Figura 2.17: Simulação no TopSPICE da descarga do integrador. de processo de integração do impulso, nas mesmas condições já anteriormente referidas. Na figura pode ser verificado que a constante de tempo de descarga do condensador é aproximadamente 22 µs Multiplexagem de canais analógicos O sistema de multiplexagem surge em dois níveis distintos: um primeiro nível, responsável pela selecção do canal da via lenta a ser encaminhado para o ADC, e que permite reduzir o número de ADCs necessários ao MinPET; e, posteriormente, um segundo nível de multiplexagem responsável pela selecção da saída dos ADCs associados a cada PMT a serem ligados à FPGA, o que permite reduzir o número de pinos da FPGA comprometidos para esta função (este número limitado de pinos da FPGA é uma restrição importante neste projecto). A multiplexagem das vias lentas para o ADC, esquematizada na Figura 2.18 (esquerda), faz-se utilizando o paralelo de 4 multiplexers MAX4634 4:1 da Maxim [7], em série com um quinto multiplexer, obtendo-se assim uma arquitectura de multiplexagem 16:1, à qual se aplica uma palavra de selecção de 4 bits. O MAX4634 é um multiplexer analógico CMOS rápido, apresentando um tempo de activação (t ON ) e desactivação (t OF F ) de 18 ns e 11 ns respectivamente; possui uma resistência de passagem, R ON, no máximo de 4 Ω. A multiplexagem entre os ADCs para a FPGA, esquematizada na Figura 2.18 (direita), é feita com 3 multiplexers 74AC157 quádruplos 2:1 da Fairchild [30], perfazendo um total de 12 multiplexers 2:1, em concordância com a resolução de 12 bits dos ADCs. O 74AC157 é um multiplexer de elevada rapidez, com um atraso de propagação entre o sinal de selecção e 35

58 Capítulo 2. Detector e electrónica de front-end o sinal de saída a valer tipicamente 7 ns, e com um atraso de propagação entre o sinal de entrada e o sinal de saída com um valor típico de 5 ns. Figura 2.18: Esquema de organização dos multiplexers seleccionadores dos canais da via lenta (esquerda). Esquema de organização dos multiplexers seleccionadores dos ADCs (direita) Conversão analógico-digital A conversão analógico-digital fica a cargo do ADC AD9235 da Analog Devices [8]. Tratase de um ADC de 12 bits de resolução, com uma arquitectura em pipeline envolvendo conversores flash internos com poucos bits de resolução, o que permite, supondo que o sinal de entrada toma valores numa gama que varia entre 0 V e 5 V, ter uma resolução em tensão inferior a 2 mv. Os 12 bits do conversor saem ao mesmo tempo, em paralelo, através de 12 terminais do componente. Este ADC possui uma taxa de amostragem que pode atingir as 40 MSPS, utilizando uma única entrada de relógio para controlo de todos os ciclos de conversão internos. Parâmetros temporais As características temporais da AD9235 são algo complexas e envolvem parâmetros que condicionam o rigor da conversão. O diagrama temporal de controlo da conversão efectuada pelo ADC encontra-se representado na Figura Os parâmetros temporais mais relevantes são: ˆ t_a: atraso na abertura, é o atraso entre o flanco ascendente do relógio e o instante em que o sinal de entrada é amostrado. 36

59 2.3 Conclusão Figura 2.19: Diagrama temporal do AD9235. ˆ t_s: atraso na saída, é o atraso entre o limiar lógico do relógio e o momento em que todos os bits estão dentro dos níveis lógicos válidos. ˆ t_l: tempo de latência, é o tempo decorrido entre o momento em que o sinal é amostrado na entrada e o instante em que se encontra disponível a sua digitalização para leitura na saída. Como o conversor opera com pipelining esta latência só afecta a primeira conversão; as restantes são terminadas ao ritmo de uma por ciclo. Parâmetros Min Tip Max Unidades t_a 1.0 ns t_s ns t_l 7 ciclos Tabela 2.3: Especificações temporais do ADC AD9235. t l só penaliza a primeira conversão do total de Conclusão Neste capítulo foi feita a apresentação da electrónica analógica situada entre os detectores, realizados com os cristais cintiladores e os tubos foto-multiplicadores, e a FPGA que implementa o controlo geral do sistema e permitirá comunicar com o computador hospedeiro. Este sistema electrónico analógico consiste em duas vias: a via lenta e a via rápida. A primeira tem por função efectuar o condicionamento do sinal proveniente dos detectores, 37

60 Capítulo 2. Detector e electrónica de front-end mais concretamente: (i) a amplificação, para melhorar a relação sinal-ruído e acondicionar os níveis para o integrador e, posteriomente, o ADC; (ii) a integração, para ter uma estimativa do nível de energia associada aos fotões que foram colectados pelo detector; e a conversão AD da tensão de saída do integrador, para ser guardada digitalmente na FPGA e enviada posteriormente para o computador. A via rápida faz o processamento qualitativo do impulso, que permite verificar se há coincidência entre os detectores, o que configura um evento válido em caso afirmativo. Este processamento rápido permite também preparar o processamento da via lenta. Neste canal rápido encontram-se um pré-amplificador e um discriminador (ou comparador). Os níveis de discriminação e os ganhos dos pré-amplificadores em ambas as vias são programáveis digitalmente através de sinais lógicos provenientes da FPGA. 38

61 Capítulo 3 Controlo digital A electrónica digital de controlo desempenha um importante papel no funcionamento do MiniPET. É responsável pelo controlo de toda a electrónica analógica, realizando funções tais como: definição dos ganhos dos andares de pré-amplificação; definição dos limiares de discriminação do andar de comparação; re-inicialização ( reset ) dos integradores; selecção dos canais activos dos multiplexers; e gestão dos ADCs. Também atesta a validade dos eventos resultantes da detecção dos fotões gama por cada detector, verificando a sobreposição dos sinais das vias rápidas dentro duma janela temporal pré-definida (técnica das coincidências). Adicionalmente, efectua o armazenamento numa memória FIFO 1 dos dados provenientes dos ADCs referentes à conversão AD das saídas dos integradores, e estabelece comunicação com o PC por uma interface USB, para o qual envia os dados armazenados naquela memória FIFO e do qual descarrega os parâmetros referentes à configuração do sistema. A arquitectura digital de controlo e gestão do sistema é desenvolvida em lógica programável, utilizando-se para tal um dispositivo reconfigurável do tipo FPGA. Isto possibilita a exploração do conceito de reconfigurabilidade, pois as ligações entre os blocos lógicos básicos das FPGAs são reconfiguradas para implementar as funções lógicas específicas ao projecto [22]. Esta reconfiguração da arquitectura ocorre imediatamente antes da execução da aplicação, de forma semi-estática, sendo específica ao projecto. A informação para a reconfiguração (um ficheiro em binário) pode ser enviada por uma interface ligada a um computador hospedeiro, via esta que é usada exclusivamente durante as fases de desenvolvimento, de teste e de verificação do projecto ou, então, a partir duma memória permanente 1 Primeiro a entrar, primeiro a sair ( First In, First Out ). Operação semelhante à das estruturas de dados do tipo fila de espera. 39

62 Capítulo 3. Controlo digital (ROM, EEPROM ou FLASH) sempre que é energizado o sistema (i.e., é feito o power-up ). O uso de uma FPGA para a implementação da electrónica digital confere ao projectista um suporte prático, eficiente e flexível em termos da depuração, da manutenção e da evolução do projecto, sendo o custo de reprojectar o sistema digital nela implementado virtualmente nulo (se excluirmos o custo da mão-de-obra). 3.1 Circuitos reconfiguráveis: a FPGA As FPGAs são componentes que podem ser programados por forma a executar virtualmente qualquer operação lógica. A sua aparição permitiu substituir o grande número de componentes lógicos discretos utilizados em projectos digitais, e veio possibilitar a implementação expedita de componentes complexos, tais como processadores ou controladores gráficos. A maior parte das FPGAs pode ser reprogramada virtualmente tantas vezes quantas queiramos, tornando-as ideais para a realização de protótipos. A sua elevada capacidade, medida habitualmente em número de portas lógicas equivalentes, e a abundância de flip-flops, distinge-as de outros tipos de componentes lógicos programáveis de anteriores gerações (e.g. PALs, PLAs e CPLDs). Existem vários fabricantes, e consequentemente várias arquitecturas, mas a Fig. 3.1 mostra a estrutura básica de uma FPGA típica: uma matriz de blocos lógicos configuráveis (CLBs) 2 entremeados por ligações, e rodeados por blocos entrada-saída (I/O blocks). Os CLBs são frequentemente unidades bastante complexas, podendo conter um ou mais blocos de geração de funções lógicas combinatórias, ligados a flip-flops. Aqueles blocos são feitos com LUTs 3 ou multiplexers, e em geral são capazes de realizar qualquer função Booleana com quatro ou menos entradas. As LUTs são memórias de 1 bit, endereçadas pelas entradas lógicas que essencialmente memorizam (depois de programadas, é claro) a tabela de verdade da função que realizam; também podem ser usadas para armazenamento, nos casos em que o projecto necessita de muita memória, não actuando nesse caso como funções combinatórias. A saída da LUT pode servir para implementar lógica combinatória, e combinar-se com outras LUTs para criar funções complexas, ou pode ser dirigida directamente para um flip-flop que irá memorizar o sinal de saída da LUT. 2 CLB Configurable Logic Block. 3 LUT Look-Up-Table. 40

63 3.1 Circuitos reconfiguráveis: a FPGA Os recursos de interligação são compostos por linhas horizontais e verticais ( fios ) que podem formar conexões entre si através de interruptores programáveis. Existem também interruptores programáveis que conectam as linhas aos CLBs. Os blocos de entrada-saída (I/O) podem ser programados para permitir a operação como terminal de entrada ou como terminal de saída. As FPGAs modernas incluem frequentemente alguns componentes adicionais, tais como gestores de relógio, RAMs, componentes dedicadas a operações aritméticas, e unidades especializadas and dedicated em circuitry processamento for common arithmetic digital deoperations. sinais. Blocos Entrada/Saída I/O Block Wires Fios CLB Interruptores Programmable programáveis Switch Figura 3.1: Estrutura típica de uma FPGA. Devido à dimensão e complexidade das FPGAs modernas, são necessárias ferramentas de desenvolvimento assistido por computador que permitam converter a descrição inicial do circuito numa cadeia de bits que sirva para programar (ou reconfigurar) as interligações da FPGA. Neste processo são realizados três passos: o mapeamento, a colocação e o encaminhamento. Durante o mapeamento, a descrição do circuito em termos de portas lógicas é traduzida de modo a ser entendida pelos geradores de funções lógicas. Na fase da colocação, é escolhida a localização no chip dos CLBs necessários ao bloco projectado, e são reconfiguradas as conexões entre os CLBs. Um ficheiro de programação com aquela informação é gerado e descarregado na FPGA após concluídos estes passos, o que pode demorar algum tempo principalmente quando os recursos existentes na FPGA (CLBs ou blocos de I/O) são quase esgotados pelas necessidades do projecto. 41

64 Capítulo 3. Controlo digital 3.2 Recursos de desenvolvimento Placa de implementação da electrónica digital Figura 3.2: Placa de desenvolvimento CESYS USB3FPGA. A electrónica digital foi implementada numa placa de desenvolvimento CESYS USB3FPGA [4] que inclui uma FPGA XILINX XC3S500E-4PQ208C da família Spartan 3E[20] (ver Fig. 3.2). Este dispositivo lógico programável fica apto a executar as funções lógicas que lhe são destinadas após ter sido configurado pelo carregamento de um ficheiro, o denominado bitstream, contendo a programação das interligações que definem o projecto. Um programa executado no PC descarrega o bitstream na FPGA através de uma interface USB. A alteração das funções lógicas (reconfiguração) é possível em qualquer altura: esta é a grande vantagem das FPGAs. A CESYS USB3FPGA possui integradas uma interface USB 2.0 e uma memória SRAM (com 10 ns de tempo de acesso). Dois cristais osciladores providenciam os sinais de relógio à FPGA, um com uma frequência f CLK1 = 50 MHz e outro com frequência f CLK2 = 48 MHz. O conector de expansão VG contém, para além de 96 sinais de I/O 4 (Input/Output), uma alimentação de 3.3 V e uma linha de massa (GND). As placas de expansão que eventualmente lhe sejam acopladas podem utilizar estas alimentações e, assim, dispensa-se o uso de alimentação extra (desde que sejam respeitados os limites de corrente máxima da ligação USB). 4 Ou E/S Entrada/Saída. 42

65 3.2 Recursos de desenvolvimento Figura 3.3: Diagrama de blocos da placa de desenvolvimento CESYS USB3FPGA. A interface USB 2.0 de alta velocidade existente na placa de desenvolvimento é implementada por um dispositivo adicional, o CYPRESS FX-2 LP. Este dispositivo integrado faz com que os projectos implementados na FPGA não necessitem de conter IP-cores 5 USB 2.0, e que não seja preciso conhecer os detalhes do barramento USB. Assim, para estabelecer a comunicação entre a FPGA e um programa de utilizador em execução no PC, através de uma ligação USB, é utilizada a interface programável geral (GPIF) 6 associada ao dispositivo CYPRESS FX-2 LP Software e linguagem de descrição de hardware Para a implementação e a síntese dos projectos digitais na FPGA, usou-se a versão livre do software da Xilinx, o Xilinx ISE 7 WebPack [1]. O Xilinx ISE é uma ferramenta produzida pela Xilinx para auxiliar na síntese de projectos realizados com uma linguagem de descrição de hardware (HDL) 8. A ferramenta permite ao projectista sintetizar os seus projectos, realizar análises temporais, examinar os diagramas do circuito ao nível da transferência de registos 5 Núcleos de propriedade intelectual, Intellectual Property cores, são blocos, de lógica ou de dados, pré-definidos e prontos-a-usar, implementados numa FPGA ou num ASIC para realizar a funcionalidade que lhes está associada, e que consistem num dos blocos constitutivo de um dado produto ou sistema mais complexo. 6 GPIF General Programmable Interface. 7 ISE Integrated Software Environment. 8 HDL Hardware Description Language. 43

66 Capítulo 3. Controlo digital (RTL) 9, simular a reacção do projecto a diferentes estímulos, e configurar os dispositivos alvo. A versão utilizada deste pacote de desenvolvimento é o Xilinx ISE WebPack 9.2i. O ponto de entrada para estas ferramentas é o Project Navigator. O Project Navigator é um ambiente gestor, em alto nível, do desenvolvimento focado nas FPGAs da Xilinx, providenciando ao utilizador uma interface gráfica para o Xilinx ISE WebPack que permite organizar e aceder a todos os ficheiros e a todos os programas associados ao projecto. O Project Navigator permite ainda gerar os ficheiros de configuração da FPGA correspondentes ao projecto e descarregá-los para esse componente. Para descrever e modelar a electrónica digital do MiniPET optou-se por utilizar a linguagem de descrição de hardware VHDL (VHSIC 10 Hardware Description Language). O VHDL é uma linguagem de descrição usada para facilitar o projecto e a concepção de circuitos digitais. Descreve simultaneamente o comportamento e a estrutura de sistemas electrónicos, sendo particularmente adequada para descrever hardware consistindo apenas de electrónica digital, implementado em ASICs 11 ou em FPGAs. Existe uma extensão ao VHDL digital que permite descrever também blocos analógicos, denominada VHDL-AMS, mas o seu uso é actualmente pouco frequente. 3.3 Arquitectura da electrónica digital A Figura 3.4 ilustra o diagrama de blocos da arquitectura global do projecto da electrónica digital de controlo do sistema MiniPET implementado na FPGA. O módulo de topo da arquitectura da electrónica digital denomina-se PET Top. todos os restantes módulos da arquitectura. Estes são: O módulo PET Top instancia ˆ Os módulos Synchronize Gama 1 e Synchronize Gama 2 sincronizam os sinais provenientes das vias rápidas associadas a cada detector, e abortam uma conversão em curso, antes de ter terminado, caso chegue um novo evento, pois este irá adulterar os valores de energia armazenados nos integradores durante o actual evento em processamento. 9 RTL Register Transfer Level. 10 VHSIC Very High Speed Integrated Circuits. 11 ASIC Application Specific Integrated Circuit. 44

67 3.3 Arquitectura da electrónica digital Figura 3.4: Arquitectura global da electrónica digital de controlo. ˆ O módulo Coincidence Detection que verifica a validade dos eventos pela chegada de ambos os sinais de saída dos módulos Synchronize Gama 1 e Synchronize Gama 2 dentro duma determinada janela temporal. ˆ O módulo Mux ADC Controller que gere os multiplexers e os ADCs para efectuar a conversão sequencial de todos os canais das vias lentas. ˆ O módulo PET Data Management que pré-regista e formata os dados provenientes dos ADCs antes do seu envio para a memoria FIFO. ˆ O módulo GPIF interface que implementa uma memória FIFO e estabelece uma interface para a gestão do dispositivo CYPRESS FX-2 LP que permite a comunicação com o PC via ligação USB Módulo PET Top O módulo PET Top configura-se como o módulo de topo da electrónica digital de controlo do MiniPET. Neste módulo, o sinal global de reinício proveniente do dispositivo CY- PRESS FX-2 LP e o sinal global de relógio são distribuídos pelos restantes módulos, mantendo a globalidade do sistema em sincronismo. Estes sinais denominam-se rst_0 e clk_0 45

68 Capítulo 3. Controlo digital respectivamente. O sinal de relógio utilizado, clk_0, tem uma frequência de 48 MHz. Embora apresente uma frequência ligeiramente inferior à do relógio de 50 MHz também disponível na placa de desenvolvimento, o uso dos 48 MHz simplifica bastante o sistema no que se refere ao processo de sincronismo na escrita da memória FIFO, dado que o dispositivo CYPRESS FX-2 LP utiliza o mesmo relógio de 48 MHz no acesso que faz àquela memória. Neste módulo é implementada um pequena memória com bits, utilizada para reter os parâmetros de configuração que definem os valores dos limiares de discriminação das vias rápidas, e os valores dos ganhos da pré-amplificação das vias lentas, durante o funcionamento do MiniPET. Esta memória é carregada pelo módulo GPIF interface, no início de operação do sistema, utilizando um endereço de 4 bits Módulos Synchronize Gama 1 e Synchronize Gama 2 Os módulos Synchronize Gama 1 e Synchronize Gama 2 sincronizam os sinais provenientes das vias rápidas (nunca se deve receber directamente num sistema síncrono sinais assíncronos provenientes do exterior), e cancelam o eventual processamento de um evento anterior, como já se disse. Assim evita-se a contabilização de valores de energia adulterados sempre que haja a sobreposição de eventos, o que atendendo às taxas de aquisição previstas é pouco provável. Nesta situação, em que ocorre sobreposição de eventos, este módulo encarrega-se da re-inicialização dos integradores das vias lentas. Estes módulos encarregam-se também de limpar os integradores caso seja detectado um evento inválido pelo módulo Coincidence Detection (este módulo será descrito já de seguida). Em caso contrário, se for detectado um evento válido (esta tarefa fica também a cargo do módulo Coincidence Detection), estes módulos avisam o restante sistema digital da conclusão do processo de integração. De seguida, dá-se início à conversão AD de todos os sinais das vias lentas e ao armazenamento em memória dos respectivos dados, após o que este módulo efectua, mais uma vez, a re-inicialização dos integradores. 46

69 3.3 Arquitectura da electrónica digital Diagrama de blocos O diagrama de blocos dos módulos Synchronize Gama 1 e Synchronize Gama 2, evidenciando os respectivos sinais de I/O, está representado na Fig Estes módulos são estruturalmente iguais e conectam, respectivamente, às vias rápidas associadas aos detectores 1 e 2. Os seus sinais de I/O são: ˆ pmt_d12: este sinal é proveniente da via rápida associada ao detector correspondente. ˆ clear_int: quando activado a 1, efectua a re-inicialização ( reset ) de todos os integradores das vias lentas. ˆ cd_invalid_event: é activo a 1, e indica neste caso que não houve coincidência pois só um detector apresentou actividade. ˆ adc_load_done: é activo a 1, e indica a conclusão do processo de conversão dos sinais das vias lentas efectuado pelos ADCs; é proveniente do módulo Mux ADC Controller. ˆ sg_event: é activo a 1, indicando a ocorrência de um evento no detector correspondente. ˆ ˆ sg_event_n: é activo a 1, indicando a extinção do evento no detector correspondente. sg_abort: é activo a 1, fazendo abortar todo o processo de conversão e armazenamento. Figura 3.5: Esquema dos sinais de entrada/saída (I/O) do módulo Synchronize Gama. O sinal de entrada pmt_d12 é estimulado pela via rápida correspondente, quando esta assinala a ocorrência de um evento. Este sinal é sincronizado com o relógio global do sistema 47

70 Capítulo 3. Controlo digital clk_0 e redireccionado para o sinal de saída sg_event, o qual se mantém activo a 1 durante um período idêntico ao do sinal pmt_d12. Após a desactivação do sinal pmt_d12, o sinal sg_event_n é activado para 1 no reset do sinal sg_event. Uma vez estimulado o sinal pmt_d12, este módulo mantém-se num estado latente, só voltando a ficar disponível: ˆ quando os sinais de saída sg_event de ambos os módulos, Synchronize Gama 1 e Synchronize Gama 2, não coincidem temporalmente, ou seja, não correspondem a um evento válido activação do sinal de entrada cd_invalid_event; ˆ quando o processo de conversão digital da carga de todos os integradores por parte das ADCs é dada como concluída activação do sinal de entrada adc_load_done; ˆ ou pelo aparecimento de um outro evento antes da conclusão de processo de conversão digital dos sinais na saída de todos os integradores reactivação do sinal pmt_d12 antes da activação do sinal adc_load_done, o que se traduz numa adulteração no valor da carga armazenada nos integradores. Sempre que um dos três acontecimentos anteriores ocorre, o sinal de saída sg_abort é activado. A activação deste sinal permite interromper abruptamente a operação dos módulos Coincidence Detection e Mux ADC Controller, que de imediato reiniciam Máquina de estados O funcionamento dos módulos Synchronize Gama 1 e Synchronize Gama 2 é descrito pela máquina de estados (ME) representada na Fig Trata-se de uma máquina do tipo Moore, caracterizada pelo facto dos seus sinais de saída não dependerem directamente dos sinais de entrada, mas apenas do estado da máquina. A ME está sujeita a um reinício síncrono por activação do sinal global de reinicialização do sistema, rst_0, e as transições entre estados dão-se em sincronismo com o sinal de relógio global do sistema, clk_0. Os sinais de entrada pmt_d12, cd_invalid_event e adc_load_done controlam as transições entre estados, e os sinais de saída sg_event, sg_event_n e sg_abort constituem as saídas deste sistema síncrono. A ME dos módulos Synchronize Gama 1 e Synchronize Gama 1 apresenta quatro estados: st1 INIT, st2 EVENT, st3 WAIT e st4 CONFIRM D12 N, sendo iniciada ou reinicializada no estado st1 INIT. Quando o sinal pmt_d12 é activado (com 1 ), a ME transita 48

71 3.3 Arquitectura da electrónica digital Figura 3.6: Máquina de estados de controlo dos módulos Synchronize Gama (uma por cada módulo). para o estado st2 EVENT, onde permanece enquanto o sinal pmt_d12 se mantiver activo. Ainda no estado st2 EVENT, se o sinal pmt_d12 retornar a 0 a ME transita para o estado st3 WAIT, mas se, entretanto, antes disto acontecer, o sinal cd_invalid_event for activado, a ME transita directamente para o estado st4 CONFIRM D12 N. A ME mantém-se no estado st3 WAIT até que um sinal resultante do OR lógico dos sinais pmt_d12, adc_load_done e cd_invalid_event seja activado a 1, implicando esse evento a sua transição para o estado st4 CONFIRM D12 N. Uma vez no estado st4 CONFIRM D12 N é garantido que o sinal pmt_d12 retorna a 0 e a ME regressa para o estado inicial, st1 INIT. Esta explicação das transições é clara na Fig O sinal sg_event encontra-se a 1 enquanto a ME se mantiver no estado st2 EVENT, o sinal sg_event_n encontra-se a 1 enquanto a ME se mantiver no estado st3 WAIT, e os sinais sg_abort e clear_int encontram-se a 1 enquanto a ME se mantiver no estado st4 CONFIRM D12 N. 49

72 Capítulo 3. Controlo digital Análise temporal Na Fig. 3.7 é representado o exemplo de um diagrama temporal 12 do módulo Synchronize Gama, onde é possível observar o comportamento dos sinais clear_int, sg_event, sg_event_n e sg_abort em resposta a três situações diferentes, consoante a validade do evento. Figura 3.7: Diagrama temporal do módulo Synchronize Gama. Nos três casos assinalados na Fig. 3.7, a activação síncrona de sg_event sucede-se à chegada assíncrona do sinal pmt_d12, proveniente da via rápida associada a um dos detectores. No Caso 3, o sinal pmt_d12 é consecutivamente activado antes da activação dos sinais adc_load_done ou cd_invalid_event, que indicam a finalização de uma conversão. Este Caso 3 representa a situação de sobreposição de eventos (sem haver tempo para terminar o processamento do primeiro deles) já referida. Nos Caso 2 e Caso 3, a desactivação assíncrona da entrada pmt_d12 promove o sinal sg_event a 0 e o sinal sg_event_n a 1, o que indica a ausência de actividade no detector. No final de cada caso, os sinais sg_event e sg_event_n sofrem reset, e os sinais clear_int e sg_abort são activados, mas por razões diferentes: no Caso 1 devido à activação de sinal adc_load_done; no Caso 2 como consequência da activação do sinal cd_invalid_event (pois não há coincidência de eventos nos dois detectores, o que não é visível naquele diagrama); e no Caso 3 sucedem-se à activação do sinal pmt_d12 que indica a sobreposição de eventos. 12 Chama-se a atenção para o facto de a escala de tempo e a duração dos sinais exibidas nos diagramas temporais serem por vezes qualitativas, para ser possível representar os aspectos importantes numa figura de dimensão aceitável. 50

73 3.3 Arquitectura da electrónica digital Módulo Coincidence Detection O módulo Coincidence Detection valida, ou invalida, os eventos ocorridos nos dois detectores, verificando para isso a sobreposição temporal dos respectivos sinais dentro de uma janela temporal pré-determinada. Se a detecção da chegada destes eventos apresentar um atraso relativo inferior a 20 ns, este módulo predetermina a ocorrência de um evento válido. Caso contrário, o evento é considerado inválido. Na ocorrência de um evento válido, este módulo aguarda pela conclusão do processo de integração, notificando posteriormente o restante sistema digital dessa conclusão Diagrama de blocos O diagrama de blocos do módulo Coincidence Detection, evidenciando e os seus sinais de I/O, está representado na Fig O módulo Coincidence Detection estabelece a interface entre os módulos Synchronize Gama 1/2 e o módulo Módulo Mux ADC Controller; os seus sinais de I/O são: ˆ sg_pmt1_event e sg_pmt2_event: são activados a 1 caso ocorra um evento no respectivo PMT (PMT1 ou PMT2). ˆ sg_pmt1_event_n e sg_pmt2_event_n: são activados a 1 quando termina um evento ocorrido no PMT que lhes está respectivamente associado. ˆ cd_abort: resulta do OR lógico realizado entre os sinais sg_abort provenientes dos módulos Synchronize Gama 1 e Synchronize Gama 2. ˆ ˆ cd_valid_event: sobe para 1 caso ocorra um evento válido. cd_invalid_event: é activado a 1 caso se trate de um evento inválido. Quando um, ou ambos os sinais de entrada sg_pmt1_event e sg_pmt2_event são activados, é avaliado o seu atraso relativo. Caso estes sinais coincidam temporalmente, apresentando um atraso entre a chegada de um relativamente à do outro inferior a um ciclo de relógio, trata-se de um evento válido. Na ocorrência de um evento válido, o sistema espera pela activação simultânea dos sinais sg_pmt1_event_n e sg_pmt2_event_n, e procede à activação do sinal cd_valid_event. Deste modo, garante-se que a integração dos sinais vindos dos PMTs pelas vias lentas é concluída antes do sinal cd_valid_event iniciar o processo de conversão AD. No caso de os sinais sg_pmt1_event e sg_pmt2_event apresentarem um 51

74 Capítulo 3. Controlo digital Figura 3.8: Diagrama de blocos do módulo Coincidence Detection. atraso entre a chegada de um relativamente à do outro superior a um ciclo de relógio, será activado o sinal cd_invalid_event indicando que o evento é inválido. A existência de uma tolerância de um período de relógio (cerca de 20 ns) relativamente à chegada dos sinais sg_pmt1_event e sg_pmt2_event, permite que na ocorrência de um evento válido este não seja descartado por aqueles sinais terem sido sincronizados com o relógio do sistema em períodos diferentes. Esta opção de projecto visa tolerar diferenças nos atrasos de propagação daqueles sinais desde o processo fisico de detecção (foto-multiplicação) até à sua chegada à electrónica digital (i.e., até à FPGA), devidos à variação nos tempos de latência dos componentes e nas dimensões das pistas da placa de circuito impresso. Após a determinação da validade dos eventos este módulo fica latente, reiniciando-se apenas por activação do sinal de entrada cd_abort Máquina de estados O funcionamento do módulo Coincidence Detection é descrito pela ME representada na Fig Trata-se de uma máquina de Mealy, pois os seus sinais de saída são determinados pelo estado da ME e pelo valor dos sinais de entrada. A ME está sujeita ao reinício síncrono por activação do sinal de reinicialização global do sistema, rst_0. As transições entre os estados dão-se em sincronismo com o sinal de relógio global clk_0. A ME do módulo Coincidence Detection apresenta quatro estados: st1 INIT, st2 VALID EVENT, st3 DELAY, st4 INV EVENT. Sempre que o sistema é inicializado ou 52

75 3.3 Arquitectura da electrónica digital reinicializado, a ME volta ao estado inicial, st1 INIT. Os sinais de entrada sg_pmt1_event, sg_pmt2_event, sg_pmt1_event_n, sg_pmt2_event_n e cd_abort controlam as transições entre estados da ME; os sinais de saída cd_valid_event e cd_invalid_event são as suas saídas. A habilitação do sinal cd_invalid_event é condicionada pelo valor dos sinais de entrada sg_pmt1_event_n e sg_pmt2_event_n. Figura 3.9: Máquina de estados de controlo do módulo Coincidence Detection. Os sinais sig_xor e sig_and são o resultado das funções lógicas XOR (ou exclusivo) e AND ( e lógico) respectivamente, entre os sinais de entrada sg_pmt1_event e sg_pmt2_event. O sinal sig_and_n é o resultado da função lógica AND entre os sinais sg_pmt1_event_n e sg_pmt2_event_n. No estado inicial st1 INIT, se o sinal sig_and for activado a ME transita para o estado st2 VALID EVENT, mas se, ao invés, for activado o sinal sig_xor, a ME transita para o estado st3 DELAY. Enquanto nenhum deles for activado, a ME mantém-se no estado st1 INIT. No estado st3 DELAY, à semelhança do estado st1 INIT, se o sinal sig_and for activado a ME de estados transita para o estado st2 VALID EVENT, caso contrário a ME transita para o estado st4 INV EVENT. Uma vez nos estados st2 VALID EVENT ou st4 INV EVENT, a ME fica lá retida até que o sinal de entrada cd_abort seja activado, transitando nesse caso para o estado inicial st1 INIT. 53

76 Capítulo 3. Controlo digital O sinal de saída cd_valid_event mantém-se activo a 1 enquanto a ME se encontrar no st2 VALID EVENT e o sinal sig_and estiver activo. O sinal de saída cd_invalid_event mantém-se em 1 enquanto a ME se encontrar no estado st4 INV EVENT Análise temporal No diagrama temporal representado na Fig é possível observar o comportamento dos sinais cd_valid_event e cd_invalid_event, quando a ME responde a três situações diferentes de atraso relativo entre a activação dos sinais sg_pmt1_event e sg_pmt2_event. Figura 3.10: Diagrama temporal do módulo Coincidence Detection. No Caso 1, o sinal cd_valid_event sobe para 1 como resposta à activação de ambos os sinais sg_pmt1_event_n e sg_pmt2_event_n, após a activação síncrona dos sinais sg_pmt1_event e sg_pmt2_event (uma situação muito pouco provável na prática). No Caso 2, o sinal cd_valid_event é habilitado pela activação de ambos sinais sg_pmt1_event_n e sg_pmt2_event_n após a activação do sinal sg_pmt2_event um ciclo de relógio depois da activação do sinal sg_pmt1_event. No Caso 3, a activação do sinal sg_pmt2_event excede em mais do que um ciclo de relógio a activação do sinal sg_pmt1_event. O sinal cd_invalid_event é activado no momento em que isso sucede. A ordem com que os sinais sg_pmt1_event e sg_pmt2_event são activados é irrelevante no processo, pois a ME reage simetricamente aos dois casos possíveis (atraso ou avanço). A activação do sinal cd_abort efectua o reset dos sinais cd_valid_event e cd_invalid_event. 54

77 3.3 Arquitectura da electrónica digital Módulo Mux ADC Controller O módulo Mux ADC Controller providencia o controlo dos ADCs e dos multiplexers responsáveis pela conversão analógico-digital da tensão nos integradores de todos os canais das vias lentas, e também coordena o registo temporário destes valores durante o longo processo de conversão (devido à multiplexagem dos conversores pelos vários canais). Após a ocorrência de um evento válido, este módulo selecciona sequencialmente, por intermédio do andar de multiplexagem 4:1, quais os canais da via lenta de cada PMT a serem convertidos pelo ADC que lhes é associado (este processo segue uma ordem pré-definida). E, servindo-se do andar de multiplexagem 2:1, vai permitir à FPGA aceder alternadamente aos resultados da conversão dos dois ADCs. Sempre que o resultado da conversão AD de cada canal da via lenta é concluído, este módulo dá ordem para registar o valor desta conversão e informa o módulo PET Data Management (é o módulo encarregue do pré-registo e do armazenamento dos valores de conversão ) de qual dos dois ADCs são estes valores originários Diagrama de blocos O diagrama de blocos do módulo Mux ADC Controller, mostrando os respectivos sinais de I/O, está representado na Fig Este módulo estabelece ligações com todos os restantes módulos, e os seus sinais de I/O são: ˆ cd_valid_event: provém do módulo Coincidence Detection e quando fica activo a 1 inicia o processo de conversão. ˆ adc_abort: é o OR dos sinais sg_abort provenientes dos módulos Synchronize Gama 1 e Synchronize Gama 2, abortando a conversão quando fica activo a 1. ˆ adc_load_done: é colocado a 1 uma vez concluído o processo de conversão AD e de armazenamento dos valores resultantes da integração da carga de todos os canais. ˆ adc1_rd_order e adc2_rd_order: são colocados a 1 para se proceder ao armazenamento da digitalização, feita pelos ADCs, da tensão na saída dos integradores. ˆ fe_mux_ch_pmt1 e fe_mux_ch_pmt2: controlam o multiplexer que selecciona qual dos canais de integração associados a cada PMT é ligado ao respectivo ADC (o prefixo fe_ indica variáveis de interface com a placa analógica). 55

78 Capítulo 3. Controlo digital ˆ fe_mux_adc: controla o multiplexer que selecciona qual o barramento de dados dos ADCs que vai ligar ao barramento de dados ligado à FPGA. ˆ fe_adc1_clk e fe_adc2_clk: são os relógios dos ADCs. Figura 3.11: Diagrama de blocos do módulo Mux ADC Controller. Os sinais de relógio fe_adc1_clk e fe_adc2_clk controlam a velocidade de funcionamento dos ADCs e resultam da divisão da frequência do relógio de controlo da FPGA, clk_0, apresentando metade da sua frequência, ou seja, 24MHz. As transições destes dois sinais de relógio dão-se em sincronismo com o flanco descendente do relógio clk_0. Estes dois sinais operam em oposição de fase, permitindo a leitura alternada dos dois ADCs, podendo assim ambos funcionar em simultâneo. Quando o sinal de entrada cd_valid_event é activado, o módulo Mux ADC Controller inicia um processo sequencial de varrimento dos 32 canais, efectuando à vez a leitura e a conversão AD dos valores da tensão nos 32 integradores. Este processo só é interrompido por activação do sinal adc_abort, que dá ordem para abortar o processo. Uma vez iniciado o varrimento, os sinais fe_mux_ch_pmt1 e fe_mux_ch_pmt2 permitem seleccionar, por intermédio do sistema de multiplexagem 16:1, qual o canal a ser convertido, ou seja, qual o canal que comunicará o seu valor à entrada do ADC. Por seu lado, o sinal fe_mux_adc permite seleccionar por intermédio do sistema de multiplexagem 2:1 qual dos ADCs irá comunicar os dados à FPGA. Os sinais adc1_rd_order e adc2_rd_order comunicam com o modulo PET Data Management, dando ordem para o pré-registo das palavras digitais convertidas, e dando a informação sobre qual é o ADC que pretende escrever. O sinal adc1_rd_order refere-se ao ADC associado ao primeiro PMT e o sinal adc2_rd_order refere-se ao ADC do segundo 56

79 3.3 Arquitectura da electrónica digital PMT, permitindo deste modo organizar os dados que são registados. Uma vez concluído sem interrupções o processo de conversão (as interrupções poderão dever-se à sobreposição de eventos que adultera as tensões nos integradores ou à invalidação do evento por não haver coincidência nos dois detectores), o sinal adc_load_done sobe para 1, indicando o sucesso do processo Máquina de estados O funcionamento do módulo Mux ADC Controller é descrito pela ME da Figura 3.12, com quatro estados: st1 INIT, st2 START, st3 PMT1 CHOOSE CH e st4 PMT2 CHOOSE CH. Esta ME é síncrona com o relógio clk_0 e responde sincronamente à reinicialização com o sinal rst_0. Sempre que o sistema é inicializado ou reinicializado, a ME retoma o estado inicial, st1 INIT. Os sinais de entrada cd_valid_event, fe_adc1_clk e o sinal interno CH_COUNTER controlam as transições entre os estados da ME; os sinais de saída fe_mux_ch_pmt1, fe_mux_ch_pmt2, adc1_rd_order, adc2_rd_order e adc_load_done informam o exterior sobre o estado daquela ME. A activação dos sinais adc1_rd_order, adc2_rd_order e adc_load_done é condicionada pelo valor do contador interno CH_COUNTER. Figura 3.12: Máquina de estados de controlo do módulo Mux ADC Controller. 57

80 Capítulo 3. Controlo digital Um contador de 5 bits, CH_COUNTER, possibilita que a ME alterne entre os mesmos dois estados, st3 PMT1 CHOOSE CH e st3 PMT2 CHOOSE CH, um número de vezes prédeterminado. Deste modo, o número de estados da máquina permanece reduzido. Este contador é reiniciado sempre que a ME está no estado inicial, e é incrementado de uma unidade sempre que esta se encontra no estado st4 PMT2 CHOOSE CH. Inicializado o sistema, a ME encontra-se no estado st1 INIT, onde permanece até que o sinal cd_valid_event seja activado, implicando a sua transição para o estado seguinte, st2 START. No estado st2 START é verificado o valor do sinal de relógio fe_adc1_clk de modo a sincronizar a ME com os relógios de controlo das ADCs. Se o sinal do relógio fe_adc1_clk valer 0, a ME transita para o estado st3 PMT1 CHOOSE CH; no caso contrário permanece neste estado por mais um ciclo de relógio. Uma vez no estado st3 PMT1 CHOOSE CH, a ME inicia um processo cíclico de transição entre este estado e o estado seguinte, st4 PMT2 CHOOSE CH, durante 23 ciclos, ou seja até que o sinal CH_COUNTER incremente 23 vezes, após o que a ME retorna ao estado inicial st1 INIT. O sinal de saída fe_mux_ch_pmt1 assume o valor dos 4 bits menos significativos do contador CH_COUNTER quando a ME se encontra no estado st3 PMT1 CHOOSE CH, e o sinal de saída fe_mux_ch_pmt2 assume o valor dos 4 bits menos significativos de CH_COUNTER quando a ME se encontra no estado st4 PMT2 CHOOSE CH. Durante o processo cíclico de transição entre o estado st3 PMT1 CHOOSE CH e o estado st4 PMT2 CHOOSE CH, após o sinal de contador CH_COUNTER ter sido incrementado mais do que 7 unidades, o sinal adc1_rd_order fica a 1 enquanto a ME se encontra no estado st3 PMT1 CHOOSE CH, e o sinal adc2_rd_order fica a 1 enquanto a ME se encontra estado st4 PMT2 CHOOSE CH. O atraso entre a transição para 1 dos sinais adc1\2_rd_order e fe_mux_ch_pmt1\2 deve-se ao tempo de latência dos sinais convertidos no ADC (ver secção ). Quando o contador CH_COUNTER excede as 23 contagens, ou seja, quando já houve 16 ciclos de activação dos sinais adc1_rd_order e adc1_rd_order, o sinal adc_load_done passa a 1 no estado st3 PMT1 CHOOSE CH Análise temporal Na Fig encontra-se representado um diagrama temporal do módulo Mux ADC Controller, onde é possível observar o comportamento dos sinais adc_load_done, 58

81 3.3 Arquitectura da electrónica digital adc1_rd_order, adc2_rd_order, fe_mux_ch_pmt1, fe_mux_ch_pmt2, fe_mux_adc, fe_adc1_clk e fe_adc2_clk em resposta à ocorrência de um evento válido. Figura 3.13: Diagrama temporal do módulo Mux ADC Controller. Os sinais fe_mux_adc, fe_adc1_clk e fe_adc2_clk oscilam com metade da frequência do relógio clk_0, transitando no flanco descendente deste. Estes sinais são independentes de qualquer outro sinal, à excepção do sinal rst_0 que, quando activado para fazer reset, lhes impõe os seus valores iniciais. Considerando alguns sinais associados ao PMT 1, adc1_rd_order, fe_mux_ch_pmt1 e fe_adc1_clk, quando o sinal cd_valid_event é activado, indicando uma coincidência de eventos nos dois detectores, inicia-se o processamento do evento. O sinal fe_mux_ch_pmt1, com 4 bits, passa a 0000 no primeiro flanco ascendente do relógio clk_0 posterior ao flanco ascendente do sinal fe_adc1_clk. O fe_mux_ch_pmt1 é incrementado de uma unidade a cada dois ciclos do relógio clk_0. Após o sinal fe_mux_ch_pmt1 ser incrementado 7 vezes, o sinal adc1_rd_order gera 16 impulsos alternando o seu valor nos flancos ascendentes do relógio clk_0 (esta comportamento está ligado ao varrimento dos 16 canais de cada detector). 59

82 Capítulo 3. Controlo digital O comportamento dos sinais associados ao PMT 2, adc2_rd_order, fe_mux_ch_pmt2 e fe_adc2_clk, é idêntico aos dos sinais associados ao PMT 1, apresentando um atraso de um ciclo de relógio clk_0 relativamente a estes. O sinal adc_load_done é activado após a décima sexta subida do sinal adc2_rd_order. A activação do sinal adc_abort cancela este processo em qualquer altura. Os intervalos t_m,t_a, t_l e t_s, representados na Figura 3.13, correspondem aos tempos de espera associados aos atrasos de propagação dos multiplexers (referidos na secção ) e dos ADCs (referidos na secção ). O intervalo t_m é o atraso de propagação dos multiplexers 16:1 de selecção dos canais da via lenta. Os intervalos t_a e t_l correspondem respectivamente ao atraso na abertura e ao tempo de latência dos ADCs. O intervalo t_s corresponde ao atraso na saída dos ADCs associado ao atraso dos multiplexers 2:1 selectores dessas saídas Módulo PET Data Management O módulo PET Data Management pré-regista os valores da integração dos sinais das vias lentas durante o processo sequencial de conversão analógico-digital (AD). Um vez concluído este processo, esses valores são carregados para uma memória FIFO implementada no módulo GPIF interface onde, posteriormente, serão serializados e enviados para o PC. A utilização de um registo intermédio (pré-registo), ao invés de escrever directamente na memória FIFO, permite que, no caso do processamento de um evento abortar, os dados da conversão AD sejam facilmente descartados. Os dados serão armazenados na memória FIFO apenas após a conversão bem sucedida dos 32 canais. Durante o processo de pré-registo, os dados referentes à leitura dos valores da conversão AD são organizados antes de serem armazenados na memória FIFO. Deste modo, quando estes dados forem lidos pelo PC sabe-se de que PMT e de que respectivo canal é proveniente Diagrama de blocos O diagrama de blocos do módulo PET Data Management e os seus sinais de I/O estão representados na Figura Este módulo comunica com os módulos Mux ADC Controller, GPIF Interface e com a electrónica de front-end. A ordem para ler o ADC 60

83 3.3 Arquitectura da electrónica digital dá-se sempre que este apresenta na saída o resultado de conversão de um novo canal. Os seus sinais periféricos são: ˆ adc_data: consiste no barramento de dados proveniente de um dos ADCs da electrónica de front-end. ˆ adc_load_done: sobe para 1 uma vez concluído o processo de conversão e de armazenamento das saídas dos integradores de todos os canais. ˆ adc1_rd_order e adc2_rd_order: sobem para 1 de modo a ordenar o registo do valor resultante da conversão das saídas dos integradores, proveniente de cada ADC. ˆ ˆ ˆ fifo_full: passa a 1 sempre que a memória FIFO estiver cheia. fifo_wr: é posto a 1 para requisitar a escrita na memória FIFO. fifo_data: é o barramento de dados com 16 bits para escrita na memória FIFO. Figura 3.14: Esquema das portas de entrada/saída do módulo PET Data Management. Quando os sinais adc1_rd_order e adc2_rd_order são activados, os valores da integração dos sinais das vias lentas, provenientes de cada ADC, são registados num registo array_reg com dimensão igual à soma dos bits de todos os canais, ou seja, = 384. O sinal adc1_rd_order ordena o armazenamento das palavras provenientes do ADC referente ao PMT1, e o sinal adc2_rd_order ordena o registo das palavras provenientes do ADC associado ao PMT2. Cada palavra ocupa uma posição fixa no array_reg, sendo os valores de integração associados ao PMT1 registados, por ordem de varrimento, na metade mais significativa do array_reg, enquanto que os valores de integração associados ao PMT2 são registados na metade menos significativa daquele registo. 61

84 Capítulo 3. Controlo digital Uma vez concluído o pré-armazenamento dos valores de integração dos 32 canais no array_reg, por activação do sinal adc_load_done, o registo array_reg é copiado para um outro registo denominado array_holder. Deste modo, o array_reg fica disponível para registar dados de um evento posterior, enquanto que o registo array_holder é descarregado para a memória FIFO. O estado de ocupação de memória FIFO (que descarrega para o PC) e a taxa de eventos válidos, ditam a rapidez deste processo de descarga. No entanto, em termos probabilísticos esta descarga faz-se mais rapidamente do que o processo de pré-registo dos valores de integração relativos ao evento seguinte. Assim, eventos válidos consecutivos e muito próximos no tempo só serão descartados caso a memória FIFO não consiga descarregarse a tempo para o PC, o que poderá acontecer devido a problemas no PC ou no canal de comunicação USB. Os sinais fifo_wr, fifo_full e fifo_data comunicam com o módulo PET Data Management e são responsáveis pela gestão do protocolo de escrita na memória FIFO. O sinal fifo_wr passa a 1 quando se quer escrever na memória FIFO. Se possuir espaço suficiente, condição esta assinalada pelo sinal de entrada fifo_full = 0, o sinal de barramento fifo_data descarrega para a memória FIFO uma palavra de 16 bits contendo uma fracção da informação registada no vector array_holder. Caso contrário, se fifo_full = 1, o barramento fifo_data retém a palavra de 16 bits até que a memória FIFO possua novamente espaço para o carregamento dos dados. Este processo repete-se 24 vezes por cada evento válido, o número de ciclos necessário para descarregar para a memória FIFO todo o registo array_holder Máquina de estados O funcionamento do módulo PET Data Management é descrito pela ME da Fig É uma máquina de Moore com três estados: st1 INIT, st2 DATA WRITE e st3 DATA SHIFT. Opera com o relógio clk_0 e é reinicializada pelo sinal de reset, rst_0. Sempre que o sistema é inicializado ou reinicializado a ME retorna ao estado inicial, st1 INIT. Os sinais de entrada adc_load_done, fifo_full e sinal interno wr_counter controlam as transições entre os estados da ME; os sinais de saída são fifo_wr e fifo_data. Um contador de 5 bits, o wr_counter, possibilita que a ME transite ciclicamente entre os mesmos estados um número de vezes igual ao número de palavras que são escritas na memória 62

85 3.3 Arquitectura da electrónica digital Figura 3.15: Máquina de estados de controlo do módulo PET Data Management. FIFO. Este contador é reiniciado no estado inicial da ME, st1 INIT, e incrementado de uma unidade no estado st3 DATA SHIFT. Iniciado o sistema, a ME permanece no estado inicial st1 INIT até que o sinal de entrada adc_load_done suba, implicando a transição da ME para o estado seguinte st2 DATA WRITE. No estado st2 DATA WRITE caso o sinal fifo_full esteja em cima a ME permanece neste estado. Caso contrário, se o sinal fifo_full não estiver activo, se o sinal interno de contador wr_counter atingir 23 contagens a ME regressa ao estado inicial, e se não, a ME transita para o estado seguinte, st3 DATA SHIFT. No estado st3 DATA SHIFT a ME regressa para a o estado st2 DATA WRITE no período seguinte. Sempre que a ME se encontra no estado inicial st1 INIT, o registo array_holder assume o valor do vector array_reg. No estado st2 DATA WRITE o sinal de barramento fifo_data assume o valor dos 16 bits mais significativos do vector array_holder. No estado st3 DATA SHIFT o vector array_holder sofre uma deslocação de 16 bits para a esquerda, fazendo com que os 2 bytes mais significativos passem agora a ser os 2 bytes precedentes. Deste modo, fifo_data retira toda a informação do vector array_holder lendo sempre as mesmas posições. 63

86 Capítulo 3. Controlo digital Análise temporal Na Fig é representado o diagrama temporal do módulo PET Data Management, onde é possível observar o comportamento dos sinais adc_data, fifo_wr e fifo_data no processo de pré-armazenamento dos dados provenientes do ADC e seu reencaminhento para a memória FIFO. Figura 3.16: Diagrama temporal do módulo PET Data Management. No processo de pré-armazenamento, a activação alternada dos sinais adc1_rd_order e adc2_rd_order ordena o pré-registo dos dados provenientes de cada ADC pelo barramento adc_data. Um total de 32 palavras de 12 bits são colectadas e pré-armazenadas. No processo de reencaminhento, depois de pré-armazenados todos os dados associados a um evento válido e após ter sido activado o sinal adc_load_done, a activação do sinal fifo_wr ordena a escrita daqueles dados pelo barramento fifo_data de 16 bits. Neste processo, se o sinal fifo_full for activado o barramento fifo_data segura a palavra e o sinal fifo_wr mantem-se a 1 até que o sinal fifo_full seja desactivado. Um total de 24 palavras de 2 bytes são enviadas por cada evento válido Módulo GPIF Interface O módulo GPIF Interface é propriedade da CESYS [5], fazendo parte do pacote de firmware de suporte fornecido na aquisição da placa de desenvolvimento CESYS USB3FPGA. Este módulo visa permitir a gestão do controlador do dispositivo periférico FX-2 existente na placa de desenvolvimento CESYS USB3FPGA, que é necessário para as aplicações que requeiram transferências de dados via USB. Existem dois tipos suportados de transferências: 1. Leitura/escrita singular com endereço de 8 bits; 64

87 3.3 Arquitectura da electrónica digital 2. Leitura/escrita FIFO. A transferência leitura/escrita singular com endereço de 8 bits é utilizada no nosso projecto para carregar o registo implementado no módulo PET Top com a informação referente aos níveis de amplificação e de discriminação dos pré-amplificadores e discriminadores, respectivamente, implementados na placa analógica. A transferência leitura/escrita FIFO é utilizada para transferir dados, nos dois sentidos, entre as memórias FIFO instanciadas neste módulo e o PC. Este módulo instancia duas memórias FIFO com bits, uma delas para leitura e outra para escrita por parte do PC. No entanto, neste projecto apenas serão transferidos dados numa direcção, da FPGA para o PC, utilizando a memória FIFO para leitura. Os dados armazenados nesta memória serão os valores digitalizados da tensão dos integradores das vias lentas, que dão a informação sobre a posição (ou canal) onde se deu a colisão do fotão, através da sua posição de armazenamento, e a energia associada ao evento Diagrama de blocos O módulo GPIF Interface incorpora a funcionalidade necessária às transferências via USB, assentando no controlador GPIF do dispositivo periférico FX-2. O seu diagrama de blocos e os respectivos sinais de I/O estão representado na Fig Figura 3.17: Esquema das portas de entrada/saída do módulo GPIF Interface. 65

88 Capítulo 3. Controlo digital Existem dois grupos de sinais associados ao módulo. Um grupo contém os sinais que comunicam com o exterior do sistema: o sinal de relógio IFCLK_i, o sinal de reinício RESET_i e os sinais de controlo que estão indicados com o prefixo GPIF_. Estes sinais são conectados directamente aos pinos da FPGA ligados ao dispositivo FX-2. O outro grupo contém os sinais que comunicam com o interior do sistema: o sinal de relógio clk_0, o sinal de reinício rst_0 e os sinais de controlo acessíveis ao utilizador, os quais estão indicados com o prefixo app_. Apenas estes sinais são necessários para efectuar a transferência de dados via USB. Todos os sinais acessíveis ao utilizador são síncronos com o relógio clk_0. Para transferências associadas à leitura/escrita singular de dados, são utilizados os seguintes sinais: ˆ ˆ ˆ ˆ app_wr_o: é activo a 1 quando o PC pretende escrever na memória; app_adr_o: consiste no barramento de endereços de 8 bits; app_data_o: consiste no barramento de escrita de dados de 16 bits; app_data_i: consiste no barramento de leitura de dados de 16 bits. Os sinais app_fifo_rd_i, app_fifo_data_o, app_empty_o e app_fifo_rd_counter_o não são utilizados pelo sistema digital do MiniPET, dado que este não lê dados da memória FIFO, apenas transferindo dados no sentido da FPGA para o PC. Para transferências associadas à leitura da FIFO são utilizados os seguintes sinais: ˆ ˆ ˆ ˆ app_fifo_wr_i: é activado a 1 quando o sistema pretende escrever na memória FIFO; app_fifo_data_i: consiste no barramento de escrita de dados de 16 bits; app_fifo_full_o: quando igual a 1, indica que a memória FIFO se encontra cheia; app_fifo_wr_counter_i: indica o nível da memória FIFO. O sinal app_fifo_wr_counter_i também não é utilizado pelo sistema digital do Mini- PET: o sistema limita-se a esperar que a memória FIFO despeje o conteúdo quando está cheia Diagrama temporal A Figura 3.18 representa o diagrama temporal da transferência associada à leitura/escrita singular. No processo de escrita, o sinal app_we_o fica activo, dando a ordem de memorização, 66

89 3.4 API e programa de interface com o utilizador ao mesmo tempo que o endereço app_adr_o e os dados app_data_o são fornecidos. No processo de leitura, o PC define um endereço app_adr_o e carrega os dados pelo barramento de entrada app_data_i: Figura 3.18: Diagrama temporal da transferência de leitura/escrita singular. A Figura 3.19 representa o diagrama temporal da transferência dos dados da FIFO, no sentido da FPGA para o PC. Neste diagrama é possível ver o comportamento dos sinais app_fifo_full_o e app_fifo_count_o quando a taxa de leitura da memória FIFO vinda do lado controlador USB não é suficiente para compensar a taxa de escrita imposta do lado da aplicação e esta acaba por encher. Durante os processos simultâneos de leitura e escrita de ambos os lados da memória FIFO, estes sinais não mudam. O sinal app_fifo_full_o será desactivado se houver leitura do lado controlador USB e não existir escrita do lado da aplicação. Figura 3.19: Diagrama temporal da transferência da FIFO no sentido da FPGA para o PC. 3.4 API e programa de interface com o utilizador Por forma a criar um canal de comunicação entre o utilizador e o instrumento MiniPET, foi desenvolvido, e implementado num PC, um programa em C++ que faz uso duma API ( Application Programming Interface ) que suporta a comunicação com a placa da FPGA. A comunicação é feita por ligação USB. A API é disponibilizada pelo fabricante da placa, 67

90 Capítulo 3. Controlo digital a CESYS. Este programa permite configurar alguns parâmetros do instrumento, tais como os limiares de comparação dos discriminadores e os ganhos dos pré-amplificadores, e ler os dados adquiridos pelos detectores, após terem sido processados pela electrónica de front-end e digitalizados pelos conversores AD API A API permite interagir, através de uma ligação USB, com o dispositivo periférico FX- 2 incorporado na placa de desenvolvimento CESYS USB3FPGA. À semelhança do módulo GPIF Interface, responsável pelo controlo do dispositivo FX-2 do lado da FPGA, as classes de funções implementadas pela API para a gestão da aplicação mediante o protocolo USB, são parte integrante do pacote de software de suporte adquirido em conjunto com a placa de desenvolvimento CESYS USB3FPGA. A API divide-se em dois grupos de classes (namespaces): ceusb3 e cssystem. A classe ceusb3 contém todos os elementos relevantes à gestão do hardware e a classe cssystem inclui elementos mais gerais. As classes e as respectivas funções destes dois grupos estão reunidas numa tabela em anexo, no Apêndice C.2. A API tem que ser inicializada, o que é feito chamando a função ceusb3api::init(). Esta função procura em todos os dispositivos ligados ao PC aqueles que correspondem a um dado cedevice::cedevicetype. Depois de ser usada a API, os recursos devem ser libertados, o que é feito chamando a função ceusb3api::deinit(). Se a API se inicializar correctamente, a função GetDeviceCount() da classe cedevice devolve o número de dispositivos disponíveis. Para aceder a um destes dispositivos é chamada a função GetDevice() da mesma classe, usando como argumento um número situado entre 0 e o valor devolvido pela função GetDeviceCount(), para especificar o dispositivo com o qual se pretende comunicar. A função GetDevice() devolve um apontador que se mantém constante e válido até que se chame a função ceusb3api::deinit(). Todas as comunicações com o dispositivo são feitas usando este apontador. Antes de qualquer informação poder ser enviada ou recebida pelo dispositivo, este tem de ser aberto, o que é feito chamando a função Open() que, internamente, o abre, define o valor por defeito dos parâmetros e devolve a informação sobre o dispositivo. Após a abertura bem 68

91 3.4 API e programa de interface com o utilizador sucedida do dispositivo, é possível levar a cabo as seguintes tarefas (descritas em detalhe mais abaixo): ˆ ˆ ˆ ˆ ˆ ˆ Definir a frequência do relógio de controlo do dispositivo (SetGPIFSpeed()) Devolver informação sobre o dispositivo (GetInfo()) Descarregar o projecto para a FPGA (ProgramFPGA()) Ler e escrever o registo implementado na FPGA (ReadRegister()/WriteRegister()) Ler e escrever blocos de dados na memória FIFO (ReadBulk()/WriteBulk()) Reiniciar a aplicação (ResetFPGA()) Para terminar apropriadamente o uso do dispositivo é chamada a função Close(). Para trabalhar com qualquer das interfaces do módulo GPIF Interface, descrito na secção 3.3.6, existe nesta API uma função apropriada, seleccionada de entre as que constam da tabela 3.1. porta(s) função(ções) informação rst_0 ResetFPGA() activa o sinal rst_0 clk_0 SetGPIFSpeed() escolhe uma frequência para o sinal de relógio clk_0, entre 30 MHz e 48 MHz app_we_o app_adr_o(7 downto 0) app_data_o(15 downto 0) app_data_i(15 downto 0) app_fifo_wr_i app_fifo_data_i(15 downto 0) app_fifo_full_o app_fifo_we_count_o(9 downto 0) app_fifo_rd_i app_fifo_data_o(15 downto 0) app_fifo_empty_o app_fifo_rd_count_i(9 downto 0) ReadRegister() WriteRegister() ReadBulk() WriteBulk() leitura/escrita singular com endereço de 8 bits, onde são usados os 4 bits mais significativos transferência da FIFO no sentido FPGA PC transferência para a FIFO no sentido PC FPGA Tabela 3.1: Funções da API associadas às diferentes interfaces do módulo GPIF Interface. As funções são utilizadas para comunicar com a aplicação implementada na FPGA. 69

92 Capítulo 3. Controlo digital Descrição do programa desenvolvido para interface com o utilizador O código do programa desenvolvido para implementar a interface com o utilizador encontrase em anexo, no Apêndice C.1. Grande parte deste código foi desenvolvido tendo como suporte de base uma pequena ferramenta de diagnóstico da placa de desenvolvimento CESYS USB3FPGA, fornecida pela CESYS. No código do programa que desenvolvemos, começa-se por definir uma classe com duas funções, Start() e Duration(), utilizadas para medir o tempo, e consequentemente medir a taxa de transferência de dados. Esta classe serve-se de duas funções da API do Windows 13, QueryPerformanceCounter() e QueryPerformanceFrequency(), que devolvem respectivamente o valor actual e a frequência do contador de desempenho de alta resolução. A função Start(), quando requisitada, guarda o valor do contador, e o tempo decorrido desde este início da contagem, é devolvido sempre que se chama a função Duration(). A função C++ de nível superior, main() (esta denominação é standard nesta linguagem de programação), estabelece a ordem pela qual as várias funções subsidiárias são requisitadas. Na função main(), como já foi referido na secção anterior, inicializa-se a API, atribui-se um apontador (*pdev) ao dispositivo com que se estabelece comunicação e procede-se à sua abertura, utilizando para isso as funções adequadas. Posteriormente é chamada a função Info- Test(), é carregado o ficheiro de implementação do projecto da electrónica digital de controlo, é programada a FPGA e, por fim, são chamadas as funções RegisterTest() e AsyncReadTest(). As funções InfoTest(), RegisterTest() e AsyncReadTest() são descritas, com maior detalhe, mais adiante. A função InfoTest() foi copiada na íntegra do código do programa de diagnóstico da placa de desenvolvimento. Recorrendo a funções da classe ceusb3::ceinfo por intermédio do apontador devolvido pela função GetInfo(), aquela função permite imprimir toda a informação sobre o dispositivo atribuído. A fracção de código referente a esta função é exposta em 3.1. Código 3.1: Trecho de código que imprime a informação sobre o dispositivo. bool I n f o T e s t ( c e D e v i c e *pdev ) c o n s t c e I n f o * p I n f o = pdev >G e t I n f o ( ) ; Log ( Device i n f o : ) ; Log ( ) ; Log ( Device path : %s, p I n f o >GetDevicePath ( ) ) ; Log ( Device name : %s, p I n f o >GetDeviceName ( ) ) ; 13 Sistema operativo da Microsoft. 70

93 3.4 API e programa de interface com o utilizador Log ( Driver : %s, p I n f o >G e t D r i v e r I n f o ( ) ) ; Log ( Firmware : %s, p I n f o >G e t F i r m w a r e I n f o ( ) ) ; Log ( USB path : %s, p I n f o >GetUSBPath ( ) ) ; Log ( Host c o n t r o l l e r : %s, p I n f o >G e t H o s t C o n t r o l l e r ( ) ) ; Log ( High speed t r a n s f e r (USB 2. 0 ) : %s, ( p I n f o >I s H i g h S p e e d ( )? yes : no ) ) ; Log ( Pipe count : %i, p I n f o >GetPipeCount ( ) ) ; Log ( Pipe b u f f e r s i z e : %i Byte, p I n f o >G e t P i p e B u f f e r S i z e ( ) ) ; Log ( Last firmware e r r o r : 0x%08x, pdev >G e t L a s t F i r m w a r e E r r o r ( ) ) ; Log ( ) ; Log ( ) ; r e t u r n t r u e ; } \ l a b e l { i n f o t e s t c o d e } As funções RegisterTest() e AsyncReadTest() foram criadas para permitir testar a comunicação e a transferência de dados entre o PC e a FPGA. A função RegisterTest() permite a leitura/escrita singular do registo da FPGA, carregando nele os parâmetros de funcionamento dos comparadores e dos pré-amplificadores da placa de front-end. Para isso, invoca as funções da API ReadRegister() e WriteRegister(), cujos cabeçalhos são expostos no Código 3.2. Código 3.2: Funções WriteRegister() e ReadRegister(). void c e D e v i c e : : W r i t e R e g i s t e r ( u s h o r t usreg, u s h o r t u s V a l u e ) u s h o r t c e D e v i c e : : R e a d R e g i s t e r ( u s h o r t usreg ) Parâmetros: usreg usvalue Endereço do registo. Valor da palavra a escrever. O valor da palavra devolvida pela função ReadRegister() é comparado com o parâmetro usvalue, de modo a confirmar o sucesso da escrita no registo. Se estes valores não corresponderem, é imprimida a informação dando conta da ocorrência de um erro no registo. A função AsyncReadTest() permite aceder recursivamente à memória FIFO para efectuar a sua leitura, gravar num ficheiro os bytes transferidos e imprimir o valor médio da taxa de transferência de dados. Para realizar a transferência dos dados da memória FIFO é chamada a função da API ReadBulk(). O cabeçalho desta função encontra-se no Código

94 Capítulo 3. Controlo digital Código 3.3: Função ReadBulk(). bool c e D e v i c e : : ReadBulk ( uchar * pucdata, u i n t u i S i z e, u i n t u i T r a n s f e r e d, c e A s i n c H a n d l e &AH, u i n t u i P i p e = 1, u i n t uitimeout= 1 ) Parâmetros: *pucdata Contentor 14 para onde são lidos os dados. uisize Tamanho, em bytes, do contentor para onde são lidos os dados. uitransfered Número de bytes já transferidos. AH Handle 15 para controlo da transferência assíncrona. uipipe Pipe 16 usado para a transferência. uitimeout Tempo de espera pelo fim da transferência (este parâmetro é utilizado apenas para transferência síncrona e vale infinito por defeito). O parâmetro uisize é o tamanho máximo de um pacote que pode ser recebido pela função ReadBulk(). Este valor é devolvido pela função GetPipeBufferSize() da classe ceinfo. O apontador pucdata é suficientemente grande para cobrir este valor. O parâmetro uitransfered assume o valor devolvido pela função da API GetAsyncResult(&AH). Esta função utiliza o apontador &AH como handle de controlo da transferência assíncrona, para dar informação sobre o número de bytes transferidos após completado o pedido de acesso assíncrono. Quando os parâmetros uipipe e uitimeout valem -1, assumem respectivamente um pipe por defeito e tempo de espera infinito. De cada vez que a função ReadBulk() é chamada, devolve o sinal Booleano verdadeiro enquanto a sua requisição estiver pendente. O handle eregistada, recorrendo periodicamente à divisão do número total de bytes transferidos pelo tempo decorrido desde que a função AsyncReadTest() foi chamada. 14 Região de memória temporária utilizada para escrita e leitura de dados. 15 Tipo particular de apontador inteligente, utilizado para fazer referência a blocos de memória controlados por outro sistema. 16 Redireccionamento da saída de um programa para a entrada padrão de outro. 72

95 3.5 Conclusão 3.5 Conclusão Neste capítulo foi feita a apresentação da electrónica digital de controlo, implementada numa placa de desenvolvimento que inclui uma FPGA como componente principal e, ainda, algumas memórias e um controlador USB como dispositivos subsidiários. Foi também descrito o programa que realiza a interface com o utilizador, assente numa API em C++ da CESYS, e que permite a comunicação entre a FPGA e o computador hospedeiro. Este sistema electrónico digital verifica a validade dos eventos gerados nos PMTs, faz a gestão dos sinais de controlo da electrónica analógica e retém os valores de integração provenientes dos ADCs. A validade dos eventos é determinada pela coincidencia temporal dos sinais provenientes das vias rápidas da electrónica analógica, sendo os eventos validados apenas se estes sinais apresentarem uma diferença temporal na chegada à FPGA inferior a um período do relógio de controlo da electrónica digital. Se o evento for válido, é iniciado o processo de conversão em sequência dos valores de integração; aqui, por intermédio de sistema de multiplexagem, os sinais das vias lentas são direccionados para os ADCs, onde são convertidos, e posteriormente para a FPGA, onde são armazenados. Se o evento for inválido, procedese à re-inicialização dos integradores. Os sinais armazenados são retidos numa memória FIFO para, posteriormente, serem lidos pelo computador hospedeiro. A comunicação para o computador é feita via USB, assente portanto numa interface de comunicação genérica. O programa de interface com o utilizador permite interagir com a FPGA a partir do computador hospedeiro, utilizando para isso uma API que gere o protocolo de comunicação via USB. Por esta ligação é possível escrever num registo da FPGA os parâmetros de configuração dos discriminadores e dos pré-amplificadores da electrónica analógica, bem como descarregar para o computador hospedeiro os dados da memória FIFO. 73

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97 Capítulo 4 Testes e Resultados 4.1 Placa protótipo para teste da electrónica de front-end Para testar fisicamente o comportamento da electrónica analógica de front-end, antes de se proceder ao fabrico da placa integral que a implementa para os 32 canais analógicos correspondentes aos dois detectores com as matrizes de 4 4 canais, foi fabricada uma pequena placa de circuito impresso para servir como protótipo. Esta placa permite poupar nos recursos, pode ser sujeita a pequenas modificações e permite estudar alterações aos circuitos caso o sistema não se adeque aos requisitos de projecto impostos inicialmente. Figura 4.1: Diagrama de blocos da placa protótipo para teste da electrónica analógica de front-end. A placa protótipo para teste, representada na Figura 4.1, tenta reproduzir, embora em escala reduzida, a funcionalidade da placa final. Possui 4 canais lentos, ao invés dos 32 previstos, e quatro canais rápidos, ao invés de um por PMT ligado ao terminal do dínodo

98 Capítulo 4. Testes e Resultados Cada um dos 4 canais rápidos partilha do mesmo andar de pré-amplificação com um dos 4 canais lentos, sendo que cada par de canais (1 lento e 1 rápido) é ligado ao mesmo terminal de cada ânodo dos PMTs. Embora possuindo apenas 4 canais, a placa protótipo permite que os dois PMTs se conectem simultaneamente, contendo duas fichas Vertilon 1 próprias para o efeito. Assim, é possível fazer testes de coincidência entre canais singulares de cada PMT. A selecção dos terminais dos ânodos de cada PMT que se ligam aos canais da placa protótipo é feita manualmente por jumpers. O facto de se ter concebido uma placa para testes com 4 vias rápidas, quando apenas são necessárias duas (uma de cada detector) para detectar coincidências, deixa em aberto a possibilidade de no futuro reutilizar a placa para outros fins. Por exemplo, é viável a sua reutilização como sistema de integração para um analisador multicanal. Ou, mesmo, para testar outras configurações de montagem do circuito como, por exemplo, utilizar multiplexagem discreta dos canais lentos por oposição à multiplexagem sequencial. Na multiplexagem discreta, a existência de um canal rápido por cada canal do PMT permite antever os canais activados, lendo-se apenas os valores da integração associados a estes e descartando-se os restantes. O andar de pré-amplificação comum, conforme foi referido na secção , é feito utilizando o AmpOp LM7171 em montagem não inversora. Este andar assume diferentes valores de ganho consoante as condições referidas na Secção , apresentando os valores referidos na Tabela 2.2. Os andares de comparação e de integração são feitos também utilizando as configurações referidas nas secções e , respectivamente. Os diferentes valores da tensão de limiar do discriminador são obtidos nas condições referidas na secção , apresentando os valores mostrados na tabela 2.1. A multiplexagem dos 4 canais da via lenta é feita utilizando o multiplexer OPA4872[24], um multiplexer 4:1 de elevada rapidez da Texas Instruments que possui um atraso entre a activação e a desactivação do sinal de saída e o sinal de selecção de, respectivamente, 6 ns e 25 ns. A conversão analógico-digital fica a cargo do ADC ADC1173 [33] da National Semiconductor. Trata-se de um ADC com 8 bits que saem em paralelo, com uma taxa de amostragem de 15 MSPS. 1 Fichas especiais para a ligação dos cabos que provêm de cada PMT. 76

99 4.2 Instrumentação auxiliar utilizada nos testes Toda a concepção da placa de circuito impresso protótipo foi elaborada utilizando a ferramenta de desenho de placas Eagle 5.10 [3]. Esta ferramenta permite, a partir do esquema eléctrico do circuito, conceber a implantação dos componentes na placa e efectuar as interligações (ou pistas) necessárias. O desenho da placa e o seu esquema eléctrico encontram-se representados nas Figuras A.1 e A.2, respectivamente, dadas em anexo no apêndice A. Após a impressão da placa 2 e a montagem de todos os componentes que a constituem, obteve-se a placa protótipo tal como está representada na Figura 4.2. Figura 4.2: Placa protótipo para teste da electrónica analógica de front-end. 4.2 Instrumentação auxiliar utilizada nos testes A obtenção de resultados não teria sido possível sem o auxilio de alguns instrumentos de boa qualidade utilizados nos testes realizados à electrónica analógica de front-end implementada na placa protótipo e à electrónica digital de controlo implementada na FPGA. De entre estes salientam-se um gerador de sinais sofisticado e um osciloscópio digital de frequência de amostragem elevada. 2 Etapa que requereu um processo industrial. 77

100 Capítulo 4. Testes e Resultados Para a alimentação da placa protótipo utilizou-se a fonte representada na Figura 4.3. Trate-se de uma fonte projectada 3 e fabricada no seio do Grupo de Electrónica e Instrumentação da FCUL há mais de uma década, que permite seleccionar valores de tensão na gama situada entre -15 V e +15 V. Esta fonte fornece ao sistema uma massa de referência, as tensões de -5 V e +5 V para a alimentação dos AmpOps e dos comparadores, e a tensão de 3 V para a alimentação do ADC. A placa de desenvolvimento que implementa a FPGA é alimentada através do cabo USB, não necessitando de alimentação extra: no entanto, também usa a massa de referência disponibilizada por esta fonte. Figura 4.3: Fonte de alimentação. Para simular uma réplica do sinal proveniente dos PMTs utilizou-se o gerador de sinais representado na Figura 4.4. Trata-se de um Agilent [35] modelo 33220A. Este instrumento permite gerar impulsos com pequena amplitude até uma largura mínima de 30 ns. O gerador foi conectado à placa protótipo por um cabo coaxial, utilizando-se uma resistência de carga com 47 Ω como terminação (junto à placa) para minimizar a reflexão dos sinais. 3 Projectada pelo Prof. João Sousa Lopes. Figura 4.4: Gerador de Sinais. 78

101 4.3 Medições realizadas na electrónica analógica e digital Os diferentes sinais gerados pela electrónica analógica e digital, assim como os sinais do gerador, foram monitorizados utilizando o osciloscópio representado na Figura 4.5. Trata-se de Tektronix [36] modelo TDS 2024B, que possui uma taxa de amostragem de 2 GS/s, visor colorido (cada um dos 4 canais tem uma cor diferente) e permite conectar 4 pontas de prova. Todas as medições foram feitas utilizando pontas de prova com um factor de atenuação de 10, o que minimiza a carga capacitiva apresentada pela ponta ao nó de onde parte o sinal a ser medido. Figura 4.5: Osciloscópio. 4.3 Medições realizadas na electrónica analógica e digital Nesta secção são expostos resultados de medições realizadas até à presente data na electrónica analógica e digital. O rigor de algumas delas surge condicionado pela qualidade de algum material utilizado, como é principalmente o caso da fonte de alimentação e da cablagem utilizada para a conexão das duas placas. Há também a limitação do instrumento de medida (osciloscópio) na medição de sinais de transição muito rápida, e na colocação de capacidades parasitas nos nós em que se faz o acoplamento das pontas de prova com o sistema. Este último facto levou a frequentes oscilações descontroladas do sistema, observadas no osciloscópio. Um outro condicionamento imprevisto deu-se na altura em que se concebeu a placa de circuito impresso: no momento de enviar os ficheiros referentes ao desenho da placa ao fabricante, por lapso faltou enviar aquele que correspondia ao plano de alimentação e massas. Assim, a alimentação e as massas tiveram de ser implementados a posteriori soldando fios pelo exterior da placa. A ausência deste plano de massa, que tem uma preponderante função de blindagem ao ruído nos circuitos rápidos, e a exposição das linhas das alimentações, surgem 79

102 Capítulo 4. Testes e Resultados assim também como factores limitativos na performance do sistema. Alguns componentes, como é o caso dos interruptores de selecção de ganho e dos níveis de discriminação, também tiveram de ser corrigidas na sua implementação, mas no entanto estas alterações não parecem introduzir qualquer limitação ao sistema. Na Figura 4.6 é exposta a implementação exterior dos planos de alimentação e de massa construídos na parte de baixo da placa protótipo de front-end. Figura 4.6: Implementação a posteriori do plano de alimentação e de massa da placa protótipo de front-end. Na Figura 4.7 são visíveis as correcções que foram feitas na implementação de alguns componentes analógicos. Neste caso em particular, trata-se dos interruptores de selecção de ganho e dos níveis de discriminação (na figura à esquerda) e do interruptor encarregue da re-inicialização dos integradores (na figura à direita). Por forma a moldar a electrónica digital de controlo à placa protótipo, fizeram-se algumas adaptações ao nível do processo sequencial de varrimento dos dados provenientes das vias lentas, mas mantiveram-se integralmente as restantes funções. Estas adaptações consistiram: ˆ na alteração do controlo dos multiplexers, que deixou de ser de 16:1 para a selecção dos canais dos PMTs e de 2:1 para a selecção dos ADCs, passando-se a um único andar de multiplexagem 4:1 pois existem na placa protótipo apenas 4 canais e um ADC; 80

103 4.3 Medições realizadas na electrónica analógica e digital Figura 4.7: Correcções às ligações de componentes analógicos. À esquerda, nos interruptores de selecção de ganho e de níveis de discriminação, e à direita do interruptor encarregue da re-inicialização dos integradores. ˆ no ajuste do valor do relógio de controlo do ADC, dado que este suporta uma frequência máxima de amostragem de 15 MSPS, para um quarto do valor do relógio de controlo da FPGA, 48 MHz /4 = 12 MHz; ˆ e na alteração do barramento de dados para 8 bits. Na Figura 4.8 é possível observar a resposta do pré-amplificador a um sinal do gerador de sinais que simula o sinal à saída do PMT, para diferentes valores de ganho 4. As diferentes amplitudes do sinal à saída do pré-amplificador são obtidas pela configuração dos interruptores seleccionadores de ganho (ver Tabela 2.2), que interrompem ou não as duas resistências em paralelo com a retroacção do pré-amplificador, conforme foi referido na secção Os sinais provenientes do gerador foram estendidos temporalmente para larguras muito acima das dos sinais previstos para os PMTs. Deste modo, foi-nos possível medir a amplitude estabilizada dos sinais do pré-amplificador fora da zona de ripple 5, tornando mais fácil extrair destes sinais a informação necessária à comparação dos ganhos medidos com os valores de ganho previstos teoricamente. O sinal gerado (CH1) apresenta, nas quatro situações, uma amplitude de 130 mv. Os ganhos obtidos experimentalmente, por divisão das amplitudes dos sinais medidos à saída 4 Para referir a posição dos gráficos múltiplos nas figuras, o autor optou por usar a seguinte nomenclatura: (SE), canto superior esquerdo; (SC), superior central; (SD), canto superior direito; (IE), canto inferior esquerdo; (IC), inferior central; (ID), canto inferior direito. 5 Oscilação indesejada, consequência das rápidas transições do sinal de entrada dos pré-amplificadores, devida a reflexões nas linhas de transmissão, a problemas na filtragem das alimentações ou à débil estabilidade de ampops e comparadores. 81

104 Capı tulo 4. Testes e Resultados Figura 4.8: Monitorizac a o do sinal a saı da do pre -amplificador (CH2) em resposta ao sinal que simula a saı da do PMT (CH1), para diferentes valores de ganho. Os valores de ganho teo ricos correspondentes aos diferentes gra ficos sa o: (SE) 9.57 (SD) (IE) e (ID) dos pre -amplificados (CH2) pelas dos sinais gerados, sa o: (SE) para uma amplitude de 1300 mv, o ganho e de 10 ; (SD) para uma amplitude de 1600 mv, o ganho e de 12.3 ; (IE) para uma amplitude de 2400 mv, o ganho e de 18.5 ; e para uma amplitude de 2700 mv, o ganho e de A Figura 4.9 ilustra a resposta do comparador ao sinal proveniente do pre -amplificador. O comparador apresenta a saı da um sinal quadrado com uma amplitude de 5 V. Este sinal e atenuado, com um divisor de tensa o, para um valor com amplitude de 3 V. Deste modo, pode ser utilizado na comunicac a o com a FPGA, pois esta na o suporta sinais de entrada com amplitudes acima de 3.3 V. Figura 4.9: Monitorizac a o do sinal medido a saı da do comparador (CH2) em resposta ao sinal proveniente do pre -amplificador (CH3). 82

105 4.3 Medições realizadas na electrónica analógica e digital O sinal à entrada do comparador corresponde à resposta do pré-amplificador a um sinal vindo do gerador de sinais com 110 mv de amplitude e uma largura a meia altura de 100 ns. Neste caso o ganho teórico do pré-amplificador é de 18,5. Na Figura 4.10 é monitorizada a variação da tensão de comparação no comparador com histerese, como consequência da activação do comparador pelo sinal proveniente dos préamplificadores. Os diferentes valores da tensão de comparação nos quatro gráficos apresentados, são obtidos por interrupção do paralelo de duas resistências conectado à entrada positiva do comparador inversor, como foi referido na Secção Figura 4.10: Medição do sinal à saída do pré-amplificador (CH3) e do sinal referente à tensão de comparação do comparador (CH4). Os limites de comparação teóricos, inferior e superior, são, respectivamente (em millivolt): (SE) -510 e -210; (SD) -340 e -140; (IE) -420 e -170; e (ID) -290 e -120 O sinal utilizado na entrada do comparador para medição dos limites de comparação, corresponde à resposta do pré-amplificador e um sinal gerado no gerador de sinais com 110 mv e uma largura a meia altura de 100 ns. O pré-amplificador foi configurado, neste caso, para um ganho teórico de 18,5. Os limites aproximados, inferior e superior, da tensão de comparação obtidos nesta medição, são respectivamente: (SE) -470 e -260; (SD) -340 e -150; (IE) -430 e -180; e (ID) -290 e Na Figura 4.11 é possível observar a forma do sinal à saída do integrador (CH4), quando a via lenta é estimulada por 6 diferentes sinais, gerados com o gerador de sinais (CH2). Nesta medição pretende-se verificar como é que a electrónica da via lenta se comporta perante as 83

106 Capı tulo 4. Testes e Resultados diferentes caracterı sticas, de amplitude e largura no tempo, do sinal que simula a saı da dos PMTs. Figura 4.11: Medic a o do sinal a saı da do integrador em resposta a diferentes sinais do gerador. A amplitude e a largura a meia altura dos sinais gerados sa o, respectivamente: (SE) 100 mv ns, (SC) 140 mv ns, (SD) 180 mv ns, (IE) 150 mv - 70 ns, (IC) 150 mv ns e (ID) 150 mv ns. Para verificar a relac a o de proporcionalidade entre a a rea do sinal de entrada (relembrando que esta a rea e proporcional a energia depositada no PMT) e a tensa o de saı da do integrador, comparou-se, utilizando o resultado de duas medic o es neste exemplo as dos gra ficos (IE) e (ID), a raza o entre as a reas dos sinais de entrada com a raza o entre as respectivas tenso es a saı da do integrador. Assim, nos gra ficos (IE) e (ID) observa-se que os sinais de entrada possuem, respectivamente, uma a rea de =10500 e =19500 e que as tenso es a saı da do integradores valem, respectivamente, 2 V e 3.75 V. A raza o entre as a reas dos sinais de entrada e a raza o entre as tensa o de integrac a o sa o, respectivamente, 1.86 e Para fazer esta medic a o utilizou-se o valor mı nimo do ganho dos pre -amplificadores (9.57 ). No entanto, e possı vel observar nos gra ficos (SD) e (ID) que o resultado da integrac a o se aproxima da tensa o de saturac a o (o ampop utilizado no integrador, o LM6171, possui uma alimentac a o positiva de 5 V). Note que isto se verifica apesar de serem utilizados neste exemplo sinais de PMT simulados com a rea inferior a do sinal modelo descrito no capı tulo como sendo o sinal mais prova vel emitido pelos PMTs reais. O gra fico da Figura 4.12 mostra o sinal do integrador no processo de descarga, apo s este ter-se carregado ate um valor pro ximo da tensa o de saturac a o do AmpOp. Aqui e possı vel medir aproximadamente a constante de tempo de descarga da malha RC existente na retroacc a o do ampop que constitui o integrador. O valor desta constante de tempo e de 84

107 4.3 Medições realizadas na electrónica analógica e digital aproximadamente 10 µs. Este valor é inferior (cerca de metade) ao valor da constante de tempo simulada na secção , que é aproximadamente 22 µs. Figura 4.12: Medição da constante de tempo de descarga do condensador. Nos dois gráficos apresentados na Figura 4.13 é possível observar a re-inicialização do integrador (CH2), após a activação do sinal que a ordena (CH3). Este sinal digital responsável pela re-inicialização dos integradores, provém da FPGA e activa o interruptor que curtocircuita a malha RC na retroacção do integrador, promovendo a sua descarga abrupta. O gráfico da esquerda corresponde a uma situação em que só um PMT é activado; neste caso é detectado um evento inválido, e a re-inicialização do integrador dá-se antes de se concluir o processo de integração. O gráfico da direita corresponde a uma situação em que existe coincidência dos sinais provenientes dos PMTs; neste caso é detectado um evento válido, e a re-inicialização do integrador dá-se depois de concluído o processo de conversão AD dos 4 canais da placa analógica protótipo. O ADC implementado na placa protótipo de teste opera a uma frequência de 12 MHz, o que se traduz num período de 83 ns. Como o ADC processa os canais lentos a cada ciclo de relógio e os valores de latência das restantes componentes são pequenos quando comparados com o período do ADC, o tempo de conversão AD dos 4 canais pode ser aproximado por 4 ciclos relógio do ADC, que é 4 83 ns = 332 ns. O osciloscópio mostra algumas oscilações na monitorização do sinal proveniente da FPGA, durante a medição do sinal de re-inicialização dos integradores, devido às capacidades parasitas criadas no acoplamento da ponta de prova com o local da medição. No entanto, é possível verificar que o integrador descarrega depois de ser activado (a 0 ) o sinal da FPGA que controla os interruptores encarregues da descarga. O sinal da FPGA poderá ser alargado, caso seja necessário. 85

108 Capı tulo 4. Testes e Resultados Figura 4.13: Monitorizac a o do sinal a saı da do integrador, e do sinal proveniente da FPGA que activa o interruptor encarregue de limpar este integrador. Na figura a esquerda a reinicializac a o do integrador sucede-se a um evento inva lido, e a direita sucede-se a um evento va lido. Na medic a o representada na Figura 4.14, pretende-se verificar a resposta dos integradores de dois canais diferentes da via lenta ao mesmo estı mulo. Estes dois canais apresentam o mesmo ganho nos pre -amplificadores. No entanto, pode-se observar que existem pequenas discrepa ncias nos dois sinais medidos. Este problema pode ser corrigido utilizando um sistema mais fino de ajuste de ganho para calibrar os pre -amplificadores como, por exemplo, recorrer a um potencio metro. Figura 4.14: Medic a o dos sinais provenientes dos integradores de dois canais diferentes da via lenta, (CH2) e (CH3), em resposta ao mesmo estimulo (CH1). De modo a testar o funcionamento do multiplexer, que responde aos sinais de controlo provenientes da FPGA, fez-se o seguinte: gerou-se um evento va lido, e forc ou-se a re-inicializac a o de 3 dos 4 canais da placa analo gica de testes, permitindo que apenas a um canal (o canal de entre os 4 que na o foi limpo ) mantivesse a carga acumulada no processo de integrac a o. Na ocorre ncia de um evento va lido, a electro nica digital de controlo selecciona sequencialmente, por interme dio do multiplexer 4:1, qual dos 4 canais conecta ao ADC durante o processo de 86

109 4.4 Desempenho temporal do sistema electrónico conversão AD. Medindo o sinal do canal que sofreu integração e o sinal na saída do multiplexer, obteve-se o gráfico da Figura Aqui é possível observar que o sinal do integrador, (CH2), aparece na saída do multiplexer (CH3) apenas durante o período de tempo em que o respectivo canal é seleccionado. Durante o varrimento sequencial dos quatro canais, cada um deles é exposto ao ADC durante um período do relógio de controlo deste conversor (83 ns). Figura 4.15: Monitorização do sinal proveniente dos integradores à saída do multiplexer 4:1 (CH3), numa situação em que ocorre um evento mas só um dos integradores se encontra carregado. O sinal CH2 representa o sinal do canal activado na entrada do multiplexer. O ruído introduzido durante a medição do sinal rápido na saída do multiplexer, dificulta a leitura do gráfico na Fig No entanto, é possível observar que o sinal à saída do multiplexer tem aproximadamente 90 ns de duração. 4.4 Desempenho temporal do sistema electrónico O desempenho temporal do sistema electrónico do MiniPET corresponde ao tempo necessário para processar um evento válido, desde que este é detectado até ser armazenada na memória FIFO a digitalização da informação a ele associada. Durante o processamento de um evento válido, os processos que requerem mais tempo de realização, e por isso são mais relevantes, são: ˆ a integração dos sinais das vias lentas provenientes dos 32 canais dos PMTs. Esta integração decorre enquanto o sinal a integrar existir, o que corresponde à largura do sinal proveniente dos pré-amplificadores. Este valor varia quer com a forma do sinal dos PMTs quer com o ganho definido nos pré-amplificadores. Utilizando como referência 87

110 Capítulo 4. Testes e Resultados o sinal modelo apresentado no capítulo e os resultados obtidos da simulação no TopSPICE da via lenta a responder a este sinal (representados na figura 2.16), o tempo de integração será aproximadamente de 150 ns; ˆ a multiplexagem 16:1 dos canais provenientes das vias lentas para os ADCs. Dado que o controlo dos multiplexers é feito pela FPGA, o ajuste do sinal de selecção dos multiplexers está dependente do seu sinal de relógio, que opera a uma frequência de 48 MHz, o que se traduz num período de aproximadamente 20 ns. O tempo de selecção de cada canal dura dois ciclos de relógio, 40 ns, tal como é explicado no capítulo Assim, o processo sequencial de multiplexagem dos 16 canais de cada via lenta requer um total de 16 40=640 ns; ˆ a conversão analógico-digital dos valores de integração por parte dos ADCs. Por forma a sincronizar o funcionamento do ADC com o relógio da FPGA, o sinal de relógio do ADC é fornecido pela FPGA, resultando da divisão por dois do relógio desta. Deste modo, a frequência do relógio do ADC é 24 MHz, o que se traduz num período de amostragem de 40 ns. No entanto, dado que a conversão analógico-digital se processa em paralelo com o processo de multiplexagem 16:1, apenas adiciona um tempo de atraso referente à latência do ADC. Assim, o processo de conversão analógico-digital apenas requer um tempo adicional de 7 ciclos de relógio (ver secção ), ou seja 7 40=280 ns. Existem ainda outros pequenos atrasos, que somados são relevantes para o tempo total necessário ao processamento de um evento válido. Nestes atrasos destacam-se: o atraso de 1 ciclo de relógio associado ao sincronismo dos sinais provenientes dos PMT pelo módulo Sinchronize Gama; o atraso devido às transições das máquinas de estado (principalmente das ME do tipo Moore, em que as saídas dependem apenas do estado da máquina), que exige alguns ciclos de relógio; o atraso associado ao sincronismo da ME do módulo Mux ADC Controller com o relógio de controlo do ADC que, consoante o estado do relógio do ADC, requer 0.5 ou 1.5 ciclos de relógio; o tempo necessário para a descarga dos integradores, que se processa durante 1 ciclo de relógio; e o atraso que medeia a activação do sinal de selecção dos multiplexers e a disponibilidade das suas saídas para serem lidas. No gráfico representado na Figura 4.16 é possível medir o tempo decorrido desde a activação do sinal da via rápida (CH1), que indica a ocorrência de um evento válido, até à activação do sinal que acciona a re-inicialização dos integradores (CH3), que indica a conclusão do processamento de um evento válido. Aqui, ao contrário do que acontece com as 88

111 4.4 Desempenho temporal do sistema electrónico medições feitas na secção anterior, utilizou-se a versão da arquitectura da electrónica digital projectada para controlo do instrumento MiniPET com 32 canais. Da placa protótipo, que implementa a electrónica analógica, utilizaram-se apenas os sinais provenientes das vias rápidas para gerar eventos válidos. Deste modo, é possível medir o desempenho temporal do sistema MiniPET na sua versão final, conforme está concebido. Figura 4.16: Medição do tempo decorrido desde a activação do sinal proveniente da via rápida (CH1) até à activação do sinal de re-inicialização dos integradores (CH3). O tempo necessário para processar um evento válido depende não só dos processos de conversão e armazenamento dos 32 canais, mas também da largura dos sinais provenientes dos PMTs, pois os processos de conversão e armazenamento só se iniciarão depois de concluída a integração de todos os canais activos. Na Fig. 4.16, o sinal proveniente da via rápida (CH1) apresenta uma largura de aproximadamente 130 ns, de acordo com o sinal previsto para os PMTs. Nesta figura observa-se que o tempo necessário para processar um evento válido, desde a chegada do sinal rápido até à activação do sinal de re-inicialização dos integradores, é de aproximadamente 1.3 µs. Com base neste resultado, o sistema está apto para operar com taxas médias de eventos de aproximadamente 770 mil eventos por segundo. Se o tempo decorrido entre eventos consecutivos for menor que os 1.3 µs necessários para processar um evento válido, os eventos começam a sobrepor-se ( pile-up ). Nesta situação, os eventos são descartados, para evitar o armazenamento de valores de integração adulterados pela chegada de um segundo evento durante o período de processamento dum evento válido. Na Figura 4.17 é possível observar como se processa a re-inicialização dos integradores quando ocorre sobreposição de eventos. Nesta figura, são gerados eventos válidos (CH1) a uma taxa acima de 770 mil eventos por segundo, obrigando a que estes se sobreponham. O 89

112 Capítulo 4. Testes e Resultados Figura 4.17: Observação do sinal de re-inicialização dos integradores à saída da FPGA(CH3), e do sinal proveniente de uma das vias rápidas, numa situação em que ocorre sobreposição de eventos e é detectado um evento inválido. O sinal de re-inicialização dos integradores sucede-se à detecção de um segundo evento ocorrido durante o processo de conversão AD de um evento válido. sinal de re-inicialização dos integradores (CH3), é activado imediatamente após os eventos ocorridos durante o período de processamento de um evento válido. Nas Figuras 4.18 e 4.19 é visível uma janela onde se executa o programa do interface com o utilizador. Aqui o utilizador pode escolher os parâmetros de configuração da electrónica analógica (estes parâmetros permitem ajustar o ganho dos pré-amplificadores e os níveis de discriminação dos comparadores). Esta aplicação permite ainda: ver toda a informação disponibilizada pela API da CESYS sobre o dispositivo com que estabelece comunicação; ver o valor dos parâmetros de configuração que são carregados para a FPGA e o valor da leitura do mesmos, de modo a verificar o sucesso da traferência; e ver a taxa média de transferência de dados conseguida durante a leitura da memória FIFO. Esta taxa é calculada com base no número de bytes transferido desde o início da leitura da memória FIFO. A janela do programa de interface com o utilizador representada na Fig mostra a taxa de transferência de dados durante a leitura da memória FIFO numa situação em que são gerados eventos válidos a uma taxa de 10 mil eventos por segundo. Por cada evento válido gerado, são carregados para a memória FIFO (do lado FPGA) os dados referentes à conversão AD dos 32 canais pelo ADC de 12 bits. Daqui, obtém-se o resultado de que por cada evento válido gerado são carregados (12 32)/8 = 48 bytes de dados. Como se pode ver pela taxa de transferência de dados apresentada nesta figura (Fig. 4.18), concretamente pelo parâmetro Async read - rate:, o sistema consegue enviar os dados para o PC aproximadamente à mesma velocidade a que estes são gerados. 90

113 4.4 Desempenho temporal do sistema electrónico Figura 4.18: Velocidade de transferência de dados registada pela API para uma taxa de 10 Keventos/s. Figura 4.19: Velocidade de transferência de dados registada pela API para uma taxa de 750 Keventos/s. Na Figura 4.19 a janela do programa de interface com o utilizador mostra a taxa de dados enviados para o PC numa situação em que são gerados eventos válidos a uma taxa de 750 mil eventos por segundo. Neste caso a taxa de dados gerados pelo sistema MiniPET é de bytes = Kbytes/s. Como se pode observar nesta figura, a velocidade com que os dados lidos da memória FIFO são tranferidos para o PC, é muito inferior a esse valor. A taxa de 750 mil eventos gerados por segundo aproxima-se muito do limite máximo da capacidade de processamento de sistema MiniPET, como já foi dido anteriormente. Daqui 91

114 Capítulo 4. Testes e Resultados se infere que esta velocidade de transferência dados, próxima do máximo, não é suportável. No entanto, este facto não é minimamente preocupante para as taxas médias de eventos a que o sistema MiniPET será sujeito, que não irão além de algumas dezenas de eventos por segundo. 4.5 Recursos consumidos na FPGA pela electrónica digital de controlo O projecto da electrónica digital de controlo, como já foi referido anteriormente, foi implementado numa FPGA. Este projecto utiliza recursos da FPGA para implementar as funções pretendidas. Na tabela representada na Figura 4.20 está o relatório gerado pelo programa da Xilinx (o Project Navigator ) utilizado para desenvolver a electrónica digital de controlo. Neste relatório são expostos os recursos da FPGA utilizados na implementação deste projecto. Em termos dos blocos internos disponíveis, a utilização é inferior a 20%. A FPGA aqui utilizada dispõe de 44 pins de I/O para interface com o exterior, 29 dos quais são usados pelo instrumento MiniPET. O número limitado de pins de I/O disponibilizados pela FPGA é uma das condicionantes que nos faz utilizar um número reduzido de ADCs no processamento (i.e., digitalização) dos eventos, pois cada ADC requer pelo menos 12 pinos de interface com a FPGA. 92

115 4.5 Recursos consumidos na FPGA pela electrónica digital de controlo Figura 4.20: Relatório do Project Navigator sobre o estado de ocupação da FPGA. 93

116 Capítulo 4. Testes e Resultados 4.6 Exposição da bancada de trabalho com a electrónica protótipo do MiniPET Na Figura 4.21 é exposta a bancada de trabalho actual onde se realizaram os testes à electrónica do instrumento. Nesta imagem estão representados os diferentes instrumentos utilizados na realização destes testes, a placa de desenvolvimento onde foi implementada a electrónica digital, e a placa protótipo de front-end. Figura 4.21: Bancada de trabalho onde se realizaram os diferentes testes. (A) Fonte de alimentação; (B) Osciloscópio; (C) Gerador de sinais; (D) Placa de desenvolvimento CESYS USB3FPGA; (E) Placa protótipo de front-end ; e (F) Multímetro. 94

117 4.7 Conclusão 4.7 Conclusão Neste capítulo foi apresentada a concepção de uma pequena placa protótipo utilizada para os testes preliminares da electrónica de front-end, e foram expostos os resultados obtidos nos testes feitos a esta placa protótipo e à electrónica digital de controlo implementada numa placa de desenvolvimento com uma FPGA. Foram também referidos os instrumentos mais relevantes para o teste e para a obtenção dos resultados apresentados neste capítulo, uma tabela com o relatório sobre o estado de ocupação dos recursos da FPGA e algumas fotos das alterações feitas à placa protótipo, posteriormente à sua concepção, e da bancada de trabalho. Esta placa protótipo de front-end possui apenas 4 canais lentos e 4 canais rápidos que partilham entre si, por cada canal, o mesmo andar de pré-amplificação. Possui também um andar de multiplexagem 4:1, um ADC de 8 bits e um sistema de selecção de ganhos de pré-amplificação e de selecção de níveis de discriminação por intermédio de interruptores analógicos. Neste capítulo foi possível obter resultados sobre a maior parte dos componentes chave que constituem a placa protótipo de teste e sobre os sinais de controlo gerados na FPGA. Os andares de pré-amplificação e de comparação obedecem aos requisitos de projecto que lhes foram impostos. Também os andares de integração e de multiplexagem apresentam resultados de acordo com o previsto. Todos os sinais de controlo provenientes da FPGA foram com sucesso interpretados na interacção entre a placa de desenvolvimento e a placa de front-end de teste. Não foi possível obter, neste capítulo, resultados sobre o funcionamento do ADC, pois este não apresenta o comportamento previsto como resposta aos testes que lhe foram feitos. O arquitectura da electrónica digital de controlo requer menos de 20% dos recursos lógicos disponíveis na FPGA, mas exige quase toda a sua disponibilidade em termos de pinos de I/O. 95

118

119 Capítulo 5 Conclusões e Trabalho Futuro 5.1 Conclusão Neste trabalho foi desenhada e estudada a implementação de electrónica analógica de front-end e de electrónica digital de controlo, no âmbito do desenvolvimento de um instrumento de MiniPET. A electrónica analógica detecta a ocorrência dos eventos em cada PMT e converte a energia depositada em cada cristal numa palavra digital passível de ser armazenada no PC. A electrónica digital de controlo verifica se os eventos ocorridos são válidos, processa a conversão AD de todos os canais analógicos e envia os respectivos dados de cada conversão para o PC. No capítulo 2, dedicado à electrónica de front-end, descreveram-se as características dos elementos que constituem o detector: o cristal cintilante e os PMTs (tubos foto-multiplicadores). Estudou-se a reconstrução do impulso eléctrico a ser utilizado na simulação da electrónica analógica como sósia do impulso real emitido pelos PMTs. E descreveu-se a concepção e o funcionamento das vias rápidas e das vias lentas de processamento dos impulsos do detector, do sistema de multiplexagem dos canais analógicos das vias lentas e do sistema de conversão AD que compõem a electrónica analógica de front-end. No capítulo 3, dedicado à electrónica digital de controlo, começou-se por fazer uma introdução sobre FPGAs e referir os recursos (placa de implementação, ferramentas de software e linguagem de descrição de hardware) utilizados na concepção e implementação da electrónica digital. Foram descritos detalhadamente os módulos constituintes da electrónica digital. Descreveu-se a elaboração de um programa de interface de utilizador que permite 97

120 Capítulo 5. Conclusões e Trabalho Futuro a comunicação entre o PC e a electrónica do MiniPET, e as funções da API da CESYS necessárias ao seu desenvolvimento. Nesta secção serão referidas as conclusões que foi possível retirar do sistema MiniPET até à presente data, com base nos resultados obtidos no capítulo 4. Começar-se-á por retirar conclusões sobre a electrónica analógica de front-end e, posteriormente, faremos o mesmo relativamente à electrónica digital de controlo e de comunicação com o PC. Dos resultados obtidos sobre a performance dos pré-amplificadores, verifica-se que estes respondem com clareza aos diferentes valores de ganho que lhes são impostos. Os valores de ganho medidos não são exactamente iguais aos previstos por simulação, mas mantêm-se proporcionais a estes. Esta discrepância (por excesso) dos valores medidos, quando comparados com os teóricos, deve-se ao facto de que as resistências que se conseguirau obter para implementação da placa protótipo fabricada como veículo de teste, embora sejam de valor aproximado às usadas em simulação, não possuem o valor exacto. A existência de ripple (sobre-elevação e oscilação) à saída do pré-amplificador poderá afectar a proporcionalidade entre o sinal dos PMTs e a tensão acumulada nos integradores; tentaremos contornar este problema numa segunda versão da placa de teste ou na placa final. Este problema será, pelo menos em parte, devido à inexistência por lapso, do plano com a massa e com as alimentações nos ficheiros enviados ao fabricante da placa. Nos testes feitos ao comparador com histerese, que consistiram na medição das diferentes tensões de comparação (ou de limiar) para as quais pode ser configurado, e na medição da forma do sinal de saída, ele (o comparador) respondeu com bastante rigor aos parâmetros que lhe foram impostos. As medições feitas à tensão de comparação na entrada positiva do comparador quando este se encontra em funcionamento, mostram que a maioria dos limites de comparação seleccionados se aproximam bastante dos previstos teoricamente. No entanto, no gráfico superior esquerdo da Figura 4.10, verifica-se que a medição do limite inferior da tensão de comparação (-470 mv) fica um pouco aquém dos -510 mv previstos. Isto deve-se ao facto de o comparador limitar a tensão nas entradas, através de um circuito interno de protecção que consiste num limitador realizado com díodos. Note que neste protótipo se está a trabalhar abaixo do limite inferior de tensão suportado pelas entradas, visto o comparador ser alimentado com 0 V e 5 V. Este problema será facilmente contornado numa próxima versão, implementando o circuito da Figura 5.1, que permite aumentar o valor médio do sinal proveniente dos pré-amplificadores na entrada do comparador, de 0 V para um valor 98

121 5.1 Conclusão positivo obtido por [R 2 /(R 2 + R 1 )] 5V. O condensador C apresenta um filtro passa-alto ao impulso proveniente dos pré-amplificadores. O sinal à saída do comparador não apresenta níveis de ruído significativos e a FPGA responde-lhe sem qualquer problema. 5 V C R 1 v I v O R 2 Figura 5.1: Possível circuito para o aumento do valor médio do sinal na entrada invertida do comparador. As medições feitas ao sistema de integração mostram que as tensões à saída dos integradores respondem, como era pretendido, às variações da amplitude e da extensão temporal do sinal que simula a saída dos PMTs, e verifica-se também que a amplitude do sinal à saída do integrador é proporcional à área do sinal na sua entrada. O valor da constante de tempo do integrador é bastante menor (cerca de metade) que o valor previsto experimentalmente. Embora a corrente de polarização do LM6171, que pode atingir 10 µa, possa explicar parte desta diferença, não a explica na totalidade. Para estes valores de constante de tempo, a tensão do sinal na saída do integrador desce consideravelmente durante o processo de conversão de todos os canais da via lenta, que demora cerca de 1.3 µs. Verificou-se também que os integradores atingem o nível de saturação do respectivo AmpOp quando se configura o ganho mínimo no pré-amplificador, mesmo para sinais com menor energia que os sinais modelo previstos para o PMT. Este problema, aliado ao facto da constante de tempo do integrador nesta placa de teste ser demasiado curta, pode facilmente ser corrigido aumentando a constante de tempo dos integradores. Assim, o integrador torna-se mais lento e assegura uma menor variação da sua tensão de saída durante o processo de conversão, e atinge a saturação apenas com níveis da amplitude do sinal mais elevados. Conhecendo a equação que caracteriza a descarga do integrador 1 e o tempo decorrido entre o fim da integração e a leitura de cada canal, esta variação da tensão do integrador pode ainda ser corrigida no PC, pelo cálculo do valor previsto para as saídas de todos os integradores no momento em que o primeiro canal foi processado pelo ADC. 1 V (t) = V 0e t RC, onde R e C são respectivamente a resistência e o condensador na via de retroacção do integrador. 99

122 Capítulo 5. Conclusões e Trabalho Futuro Nos testes feitos à descarga forçada dos integradores, através da activação pela FPGA dos interruptores encarregues de curto-circuitar os terminais do condensador de realimentação, observa-se que, apesar do ruído introduzido pela ponta de prova, a tensão de comparador retorna a 0 V. Também se verificou que a electrónica digital de controlo implementada na FPGA responde em conformidade na função de re-inicialização dos integradores, em ambas as situações de evento válido e inválido. Observou-se, nos testes feitos à resposta dos canais da via lenta a um mesmo sinal de entrada, que os resultados dos valores de integração entre os diferentes canais poderão apresentar pequenas discrepâncias. Deste modo, para garantir uma maior exactidão na leitura da energia depositada em cada canal do PMT, deverá ser possível proceder-se a um ajuste mais fino do ganho dos pré-amplificadores. Esta calibração poderá ser feita pela introdução de um potenciómetro em paralelo com as resistências de selecção do ganho. Os resultados monitorizados na medição dos sinais à saída do multiplexer apresentam bastante ruído no processo da sua leitura. No entanto, pelo teste feito ao multiplexer (já referido no capítulo anterior), que consistiu em observar a saída do multiplexer durante o varrimento dos 4 canais lentos da placa protótipo quando só um destes apresenta carga não nula no integrador, é possível verificar que o sinal de saída só se encontra activo num dado canal durante o tempo previsto, e que a amplitude deste sinal é aproximadamente a mesma da do sinal do canal da via lenta que é activado. Os sinais provenientes da FPGA de controlo dos multiplexers, dos ADCs e dos interruptores (embora não tenham sido expostos no capítulo anterior por se ter achado desnecessário), foram monitorizados em situações em que a electrónica digital respondia à detecção de eventos válidos. Todos estes sinais se comportam como estava previsto, apresentando características temporais idênticas àquelas obtidas por análise temporal dos módulos da arquitectura da electrónica digital descritas no capítulo 3. Nos testes à performance temporal do sistema MiniPET, utilizando a versão da electrónica digital adequada ao controlo dos 32 canais, constatou-se, pelo tempo decorrido desde a chegada do sinal da via rápida até à activação do sinal de re-inicialização dos integradores, que o processamento de cada evento válido é aproximadamente de 1.3 µs. Este valor traduzse numa taxa de transferência de dados máxima da ordem dos 770 mil eventos por segundo, que é muito maior do que a taxa de aniquilação de positrões prevista para a operação do MiniPET como instrumento didáctico. No entanto, este tempo de processamento dos canais 100

123 5.2 Trabalho Futuro lentos é relevante na descarga dos integradores com a actual constante de tempo que, porém, prevemos vir a aumentar na próxima versão da placa. Verificou-se, pelos testes feitos à velocidade de transferência de dados na comunicação com a FPGA, que a leitura da memória FIFO permite descarregar dados a uma velocidade idêntica àquela com que é carregada até uma taxa de geração de eventos válidos de, pelo menos, 10 mil eventos por segundo. Daqui se infere que a memória FIFO nunca ficará cheia durante o funcionamento normal do MiniPET, pois este nunca operará a semelhantes taxas. Sobre os recursos da FPGA consumidos pelo nosso projecto, verificámos que esta fica com a maior parte dos recursos lógicos internos disponíveis; porém, a quase totalidade dos pinos de I/O já são utilizados. Deste modo, será difícil expandir o instrumento para suportar mais detectores sem alterar a topologia da multiplexagem do sistema de conversão na electrónica de front-end ou sem recorrer a um maior número de FPGAs. 5.2 Trabalho Futuro A curto prazo, continuaremos a efectuar testes à placa protótipo da electrónica analógica. Tentar-se-á descobrir, e emendar se possível, o porquê de o ADC não estar a responder devidamente. Alterar-se-á o valor do condensador na retroacção dos integradores por forma a aumentar a sua constante de tempo. Além disso tentaremos reduzir ao mínimo o comprimento de toda a cablagem, o que permitirá diminuir o nível de ruído. Planear-se-á o fabrico de uma segunda placa de teste sem erros de impressão. Esta nova versão implementará os ajustes e as correcções apurados durante os testes à actual placa. Possuirá apenas uma via rápida por cada PMT, e isolada das vias lentas. Será implementado, na electrónica digital de controlo, um protocolo de transferência de dados dotado de mecanismos de detecção e de correcção de erros, começando-se por testar um método simples de introdução de separadores 2 entre os dados de cada evento válido. Posteriormente, segue-se a concepção de uma placa de front-end que permita o controlo dos 32 canais. Teremos atenção ao tamanho e à qualidade da cablagem utilizada no acoplamento da electrónica analógica com a digital, podendo-se introduzir fios de massa 2 Separadores são sequências de bytes com valor constante e conhecido, que permitem identificar melhor os dados recebidos no PC. 101

124 Capítulo 5. Conclusões e Trabalho Futuro entre os fios dos sinais de controlo mais importantes para diminuir a indução de ruído de cruzamento ( cross-talk ) entre eles. Deve-se ainda blindar o ruído electromagnético, implementando separadores metálicos entre as diferentes placas, e fechando todo o circuito numa caixa metálica. Desenvolver-se-à ainda, em C++ ou noutra linguagem, um programa para controlo do instrumento MiniPET que implemente uma interface gráfica mais elaborada e mais adequada às funcionalidades pretendidas. 102

125 Apêndice A Projecto da placa protótipo de testes MiniPET com a ferramenta Eagle Figura A.1: Desenho da placa protótipo de testes do MiniPET. 103