Concepção de Circuitos Integrados Analógicos ENG Eric Fabris. ENG04055 Concepção de CI Analógicos Eric Fabris

Transcrição

1 Concepção de Circuitos Integrados Analógicos ENG Eric Fabris

2 Créditos semanais: 4 Caráter: eletiva Professor: Eric Ericson Fabris (Teoria, Eric.Fabris@ufrgs.br, sala 302) Informações Gerais Atendimento: Segunda 14:30-17:30 Sala 302 Página da disciplina:

3 Objetivos Capacitar os alunos para projetar de circuitos integrados empregando TJB e MOSFET. Introduzir conceitos vinculados com a tecnologia de fabricação planar. Apresentar os modelos elétricos dos dispositivos empregados no projeto de circuitos integrados analógicos e suas técnicas de simulação. Apresentar as características dos dispositivos passivos disponíveis. Analisar a estrutura interna de amplificadores operacionais e alguns sub-circuitos normalmente utilizados. Qualificar o aluno em projeto de circuitos analógicos, apresentando: Topologias clássicas e específicas Técnicas de layout Estratégias de projeto Cuidados e pontos críticos no fluxo de projeto Introduzir algumas noções básicas de projetos para alta freqüência.

4 Pré-requisitos Conhecimentos de circuitos elétricos (linearidade, superposição, equivalentes Thevenin e Norton, equacionamento de nós e malhas, fontes controladas, quadripolos) Conhecimentos básicos de física (estado sólido) e matemática (sistemas de equações e equações de segundo grau). Eletrônica fundamental (Eng04447)

5 Metodologia de Ensino Aulas expositivas Atividades extra-classe É fundamental, que o aluno exercite fora de aula o conteúdo desenvolvido. É igualmente importante que o aluno complemente seu aprendizado através de outras fontes de informação (livros, manuais, periódicos, etc).

6 1. Introdução e revisão de conceitos Programa da Disciplina 2. Processos de fabricação CMOS e BiCMOS 3. Componentes ativos e passivos 4. Modelos elétricos de transistores MOS e BJT e resposta em freqüência 5. Simulação elétrica SPICE 6. Sub-Blocos básicos Amplificadores, referências e espelhos de corrente 7. Ruído em dispositivos integrados 8. Amplificadores (OTA) e compensação interna 9. Leiaute e implementação física

7 Bibliografia CMOS Analog Circuit Design, Phillip E. Allen and Douglas R. Holberg, Jan OXFORD. MICROELETRÔNICA; SEDRA, ADEL S. & SMITH, KENNETH C.; Makron Books, 5ª edição (Bliblioteca da Engenharia) Analysis and Design of Analog Integrated Circuits (4th Edition); Gray, Hurst, Lewis and Meyer Wiley. Analog Integrated Circuit Design; D. Johns and K. Martin, John Wiley and Sons,Inc., 1997 The Art of Analog Layout 2nd Ed.; A. Hastings, Prentice-Hall, Inc., 2005 Notas de Aulas.

8 Sistema de Avaliação Está previsto a aplicação de duas provas teóricas cuja média MP será calculada da seguinte forma: P1 P2 MP (1) 2 A média dos trabalhos teórico-práticos e projetos propostos em aula, denominado de TP, é determinada por: M TM i TP (2) 1 M onde Tm são as notas dos m trabalhos, seminários ou projeto. O conceito (MF) é então calculado através de: 2* MP TP (3) MF 3

9 Cronograma Semana Tópico Ago Ago Ago SET SET SET Set Set OUT OUT Exercícios - P1 (15-OUT) OUT Semana Acadêmica Out NOV NOV NOV Nov DEZ DEZ Exercícios - P2 (10-DEZ) Dez TCC Exame Dez Resultados Finais Datas das Provas: P1 15 de Outubro de 2010 P2 10 de Dezembro de 2010 EX 17 de Dezembro de

10 Ferramentas de EDA Simulação elétrica Spice OPUS Leiaute Magic

11 Introdução

12 Objetivo do Curso Ensinar os princípios básicos para projeto de circuitos integrados analógicos empregando tecnologia CMOS. Especificações

13 Circuito analógico: Por que Analógico? Dispositivos podem operar em qualquer condição corrente-tensão fisicamente atingível Lida com sinais em uma ampla faixa de magnitudes e frequências Opera com sinais contínuos no tempo e na amplitude Em última instância, TODO circuito é analógico, mesmo os digitais!!!

14 Por que CMOS? É a tecnologia que apresenta o melhor custobenefício para os circuitos digitais: Poucas etapas de fabricação Alta escala de integração Operação com baixo consumo Alta velocidade Escalabilidade (scaling) Como a maior parte dos circuitos atuais é digital, procura-se adequar as etapas analógicas a esta tecnologia BiCMOS é uma possibilidade quando as etapas analógicas necessitam um desempenho que a tecnologia CMOS não permite

15 Metodologia de Desenvolvimento Pense primeiro, antes de sair projetando!

16 Definição de Projeto (Design) O que é o Projeto Analógico? Criar ou executar algo de forma artística ou empregando técnicas muito apuradas. Análise versus Síntese (Projeto) Sistema Análise Propriedades Sistema 1 Fluxo do Processo de Análise Sistema 2 Projeto (Síntese) Propriedades Análise Dado um sistema busca-se encontrar suas propriedades. A solução é única. Projeto Dado um conjunto de especificações, busca-se encontrar um sistema que as possua. A solução raramente é única. Sistema 3 Fluxo do Processo de Projeto

17 Fluxo de Projeto de Circuitos Complexos

18 Fluxo de Projeto Analógico Integrado

19 O que é projeto elétrico É o processo pelo qual, a partir de um conjunto de especificações, encontra-se um circuito elétrico que as implementa. Conjunto de Especificações Projeto Integrado Analógico Topologia Dimensionamento O projeto elétrico requer modelos elétricos de dispositivos ativos e passivos para: Desenvolver o projeto Verificar o projeto Testar a robustez do projeto Correntes DC Polarização

20 Projeto Elétrico Seleção de uma topologia que a atenda funcionalidade desejada Avaliação da solução proposta Pontos fortes e fracos Desempenho teórico Modificar a solução proposta para atender as specs. Simulação empregando modelos precisos.

21 Projeto Físico O projeto físico consiste em representar o projeto elétrico através de um leiaute composto por distintos retângulos em diversos níveis. Este leiaute, através do processo de fabricação, dará origem uma estrutura tridimensional que implementa o circuito integrado.

22 Leiaute Tem como entrada o W L e o esquema elétrico do sistema (normalmente o utilizado para simulação). Uma ferramenta de CAD é empregada para posicionar cada elemento geométrico (retângulo) na camada correta e posição correta. Durante o processo de leiaute o projetista precisa obedecer um conjunto de regras de desenho (Design rules) que são vinculadas ao processo de fabricação. As regras de desenho garantem a robustez e confiabilidade de fabricação. Acabado o leiaute, inicia-se o processo de verificação através da etapa inicial chamada LVS Layout versus schematic O LVS busca verificar se o implementado fisicamente no leiaute representa o esquema elétrico do sistema. Findo o leiaute, tem-se a dimensão física do sistema que permite a extração de elementos parasitas que integrarão o circuito fabricado. Capacitância de um condutor para o terra Capacitâncias entre condutores Resistências de corpo, de conexão, etc. Os parasitas são extraídos e inseridos na base de dados do sistema para ressimulação. Verifica-se se os parasitas alteraram as características do circuito originalmente projetado fazendo cair fora do envelope de perfomance.

23 Encapsulamento Packging Objetivo Proteção mecânica do CI Dissipara potência (calor) Prover a conexão elétrica e mecânica com o mundo exterior O encapsulamento tem impacto em: Parasitas (indutores e capacitores) Velocidade Passos no processo de encapsulamento

24 Etapa de Teste Realizar a caracterização de desempenho do sistema projetado Performance real x Especificações Comparar resultados medidos com simulações e predições de comportamento Tipos de testes: Funcionais verificação de parâmetros nominais de desempenho Paramétrico busca caracterizar as tolerâncias Estático Características estáticas DC e AC do sistema Dinâmicos Caracterização do sistema sob efeito de transientes.

25 Fundamentos de Processos de Fabricação

26 Tecnologias de Fabricação de CI Classificação das Tecnologias base Si

27 Comparação Tecnologia Bipolar x MOS Comparação visando propriedades Analógicas Qual a melhor opção Bipolar ou CMOS Quase todas a comparações são favoráveis ao BJT, mas se as comparações forem feitas sob a ótica digital a tec CMOS se ressalta Volume de produção é guiado por demanda de sistemas digitais. Logo CMOS é a opção. Adicionalmente O potencial de evolução tecnológico para CMOS é maior que para BJT CMOS Aumento de performance vem com diminuição do comprimento do canal. BiCMOS é a opção para sistemas com sinais mistos.

28 Processo de Fabricação Etapas de fabricação Oxidação Implantação Iônica Difusão térmica Decapagem Etching Deposição Crescimento epitaxial

29 Fotolitografia

30 Fotolitografia

31 Fotolitografia Processo fotolitográfico

32 Fotolitografia Emprego de Fotoresiste Positivo

33 Fotolitrografia Emprego de Fotoresiste Negativo Não muito utilizado

34 Oxidação

35 Difusão Térmica

36 Implantação Iônica

37 Deposição

38 Decapagem Etching

39 Crescimento Epitaxial

40 Tecnologia x IC Design

41 Influência da Tecnologia no Projeto de CI Analógico Característica do Projeto Analógico Integrado: Sinais de amplitude contínuo Tempo contínuo ou discreto O processamento de sinais depende: Resistências, condutâncias e capacitâncias Constantes de tempo RxC Faixa dinâmica Relação entre o menor e maior sinal processado

42 Influência da Tecnologia no Projeto de CI Analógico Influência da tecnologia de integração: A precisão do processamento dos sinais depende a razão de valores A faixa dinâmica depende basicamente da linearidade dos dispositivos e do ruído gerado por eles Os valores dos componentes são limitados pelo consumo de área ($$$) Introdução de elementos parasitas: resistores, capacitores e indutores Isto causa desvios do comportamento esperado Influência de circuitos adjacentes fabricados no mesmo substrato Crosstalk, ruído induzido, etc.

43 Componentes das tecnologias modernas CMOS As tecnologias nos fornecem além dos xtores: Poços profundos n que podem ser utilizados para reduzir ruído de acoplamento Capacitores MOS variáveis (Varctors) VCO Vários níveis de metal (>6) Possibilitam construir capacitores, indutores e linhas de transmissão

44 Componentes das tecnologias modernas CMOS Frequência de transição em função de Vgs-Vt (0,13µm) Para NMOS entre 40GHz e 60 GHz

45 Capacitores

46 Capacitores Os erros relativos são inversamente a área (valor das capacitâncias) e a razão entre elas

47 Tipos de resistores Resistores implantados e/ou difundidos Resistores de poço Resistores de polisilício Resistores de metal Resistores

48 Resistores - MOS

49 Resistor - Polisilício

50 Resistor Poço N

51 Resistor - Metal

52 Resumo - RC

53 Indutores planares Implementados empregando as camadas metálicas As camadas mais altas são recomendadas Mais de uma camada pode ser utilizada Simulação eletromagnética maior exatidão Otimização requerida freqüência auto-ressonante Valores típicos: L=1 8nH e Q = 3-6 em 2GHz

54 Exemplo - Corte transversal Exemplo de um dispositivo acabado em uma tecnologia moderna com vários níveis de metal

55 Efeitos de Descargas Eletrostáticas ESD O efeito de carga eletrostática ocorre quando 2 materiais são colocados em contato e depois separados. O efeito de ESD ocorre quando a carga armazenada é descarregada.

56 Efeito da ESD

57 Simulação SPICE

58 Simulação SPICE Simulation Program with Integrated Circuit Emphasis Descrição textual do circuito Vários formatos: Spectre, HSPICE, Eldo, Spice Berkeley O Simulador que utilizaremos chama-se Spice Opus Desenvolvido sobre o núcleo do SPICE Berkeley

59 Sintaxe SPICE Unidades f p n 10-9 u 10-6 m 10-3 k 10 3 Meg 10 6 G 10 9 T Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

60 Sintaxe SPICE Primeira linha pode ser usada como título ou comentário É ignorada pelo parser do simulador Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

61 Sintaxe SPICE Comentários devem ser precedidos de * Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

62 Sintaxe SPICE Diretiva.include permite a inclusão de dispositivos como transistores ou modelos de subcircuitos. Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

63 Sintaxe SPICE Diretiva.include permite a inclusão de dispositivos como transistores. Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

64 Sintaxe SPICE Dispositivos Resistor: Rnome Capacitor: Cnome Indutor: Lnome Transistor MOS: Mnome BJT: Qnome Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

65 Arquivo de Parâmetros SPICE * These parameters are extracted from the process corner wafers that are provided by AMI * In this document slow-fast means: NMOS device slow and PMOS device fast. * The fast-slow corner means: NMOS fast and PMOS slow. * DATE: May 22/02 * Tech: AMI_C5N * LOT: T22Y_TT (typical) WAF: 3104 * Temperature_parameters=Optimized.MODEL CMOSN NMOS ( LEVEL = 53 +VERSION = 3.1 TNOM = 27 TOX = 1.39E-8 +XJ = 1.5E-7 NCH = 1.7E17 VTH0 = K1 = K2 = K3 = K3B = W0 = 1E-8 NLX = 1E-9 +U0 = UA = 1E-13 UB = E-18 (...) +AGS = B0 = E-6 B1 = 5E-6 +KETA = E-3 A1 = E-5 A2 = AF = 1 KF = 0) *.MODEL CMOSP PMOS ( LEVEL = 53 +VERSION = 3.1 TNOM = 27 TOX = 1.39E-8 +XJ = 1.5E-7 NCH = 1.7E17 VTH0 = K1 = K2 = E-3 K3 = K3B = W0 = E-8 NLX = E-8 (...) +CDSCB = 0 ETA0 = ETAB = CJ = E-4 PB = MJ = CJSW = E-10 PBSW = 0.99 MJSW = AF = 1 KF = 0)

66 Sintaxe SPICE Fonte Senoidal Vnome + nodo1+ + nodo2- + sin(offset amplitude + freqüência tempo_inicio + ) DC nodo1+ AC nodo1+ Fonte DC Vnome + nodo1+ + nodo2- + DC tensão nodo2- nodo2-

67 Sintaxe SPICE Fonte Pulso Pulse nodo1+ Vnome + nodo1+ + nodo2- nodo2- + pulse( + tensão+ + tensão- + atraso_inicial tensão+ V Source [V] período + tempo_subida + tempo_descida tensão- 0 t [s] + largura_pulso + período + ) atraso_inicial tempo_subida largura_pulso tempo_descida

68 Sintaxe SPICE Fonte PWL (piece-wise linear) PWL nodo1+ Vnome + nodo1+ + nodo2- + pwl( + t0 tensão0 + t1 tensão1 + t2 tensão2 + t3 tensão3 + t4 tensão ) nodo2- V Source [V] tensão2 tensão1 t0 t1 t2 t3 t4 t [s]

69 Sintaxe SPICE Capacitor Resistor Cnome + node1+ + node2- + capacitância nodo1+ nodo1+ Rnome + node1+ + node2- + resistência nodo2- nodo2-

70 Sintaxe SPICE Transistor MOS porta porta Mnome fonte bulk dreno fonte bulk dreno + dreno porta fonte + bulk modelo + W=valor L=valor + AS=valor PS=valor W A = W contato x W P = 2W contato + W + AD=valor PD=valor L W contato * Possíveis modelos geralmente se encontram em um arquivo de parâmetros SPICE. W L AS PS AD PD Largura do canal Comprimento do canal Área do terminal fonte (source) Perímetro do terminal fonte Área do terminal dreno (drain) Perímetro do terminal dreno

71 Sintaxe SPICE Diretivas de Simulação No Spice OPUS, as diretivas de simulação ficam delimitadas pelo bloco.control/.endc. Permite realizar análises sobre o comportamento do circuito e apresentação dos resultados na forma gráfica. Vamos realizar apenas análise transiente (TRAN) e DC. Outras análises como AC, NOISE, TF, OP, etc. podem ser feitas consultando o manual SPICE. Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

72 Sintaxe SPICE Inversor CMOS.include amis_c5n.txt Diretivas de Simulação Análise DC DC fonte1 inicio1 fim1 passo1 fonte2 inicio2 fim2 passo2... * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 dc 0 * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control dc v plot out plot -i(v1).endc.end

73 Sintaxe SPICE Diretivas de Simulação Análise Transiente TRAN passo tempo_simulação Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

74 Sintaxe SPICE Diretivas de Simulação Gerando Gráficos PLOT v(nodo1) v(nodo2)... i(v1) i(v2)... Inversor CMOS.include amis_c5n.txt * Fontes de alimentação V1 vdd 0 dc 5 V2 in 0 pulse( p 200p 2n 4n) * Transistores M1 vdd in out vdd CMOSP l=0.5u w=2.4u + pd=5.4u ad=1.2p ps=5.4u as=1.2p M2 out in 0 0 CMOSN l=0.5u w=1.2u + pd=4.2u ad=0.6p ps=4.2u as=0.6p * Capacitor C1 out 0 10f * Diretivas de simulação.control tran 0.1p 5n plot in out.endc.end

75 Transistor de Efeito de Campo de Porta Isolada MOSFET - Revisão 75

76 NMOS: estrutura física NMOS substrato tipo P Dispositivo simétrico Dispositivo de 4 terminais Porta, Dreno, Fonte e Substrato (gate, drain, source e Bulk) L = 0,065 até 10 mm, W = 0,1 atéo 100 mm Tipicamente: Espessura da camada de óxido (t ox ) é na faixa de 2 a 50 nm.

77 Simbologia e terminais do MOSFET Símbolos NMOS TERMINAIS G: porta (gate) S: fonte (source) Símbolos PMOS D: dreno (drain) B: substrato (bulk)

78 Funcionamento Sem potenciais aplicados (V GS = 0) as regiões de dreno e fonte (tipo N) formam junções (diodos) com a região de substrato (tipo P) envolvendo cada uma das junções surgem zonas de depleção (elétrons livres da região N atravessam a interface e preenchem as lacunas livres da região P, fazendo com que não sobrem cargas livres nessa região) como a concentração de dopantes das regiões de dreno e fonte é muito maior que a do substrato, a região de depleção para dentro de dreno e fonte é muito pequena

79 Funcionamento - depleção Pequeno potencial aplicado (V GS < V t ) o potencial V GS aplicado entre porta e substrato atrai elétrons livres e afasta lacunas livres da interface óxido-substrato: surge uma região de depleção entre a interface e o substrato, ligando as regiões de depleção das junções

80 Funcionamento - inversão Aumento do potencial aplicado (V GS > V t ): condição de inversão se o potencial V GS aumentar, a concentração de elétrons livres aumenta na interface óx-subs quando a concentração de elétrons livres for maior que a de lacunas fixas (dopantes) ocorre a condição de INVERSÃO em inversão há o surgimento de um canal de material tipo N induzido entre dreno e fonte o valor de V GS em que ocorre a inversão é chamado de potencial de threshold (V t )

81 Polarização de MOSFETs Regiões de operação: Nível de inversão: tem relação com a densidade de carga de inversão (portadores) que é formada na superfície do substrato e que compõe o canal entre dreno e fonte. Esta carga é induzida devido ao efeito capacitor MOS, estando relacionada à polarização V GS (ou V GB ). Divide-se em 3 níveis: fraca (WI), moderada e forte (SI).

82 Polarização de MOSFETs Regiões de operação: Condição de saturação: tem relação com a deformação do canal, provocada pela diferença de potencial aplicada entre dreno e fonte. Em SI, quando o potencial V DS for superior a V GS -V T, ocorre o estrangulamento do canal, o que provoca o aumento súbito da impedância entre dreno e fonte. Divide-se em 2 regiões: linear (ou ôhmica ou triodo) e saturação.

83 Funcionamento região ôhmica Operação do Canal Induzido na Região Ôhmica v GS > V t v DS pequeno (v DS < v GS V t ) Dispositivo funciona como um resistor controlado por v GS A condutância do canal é proporcional a v GS V t A corrente i D é proporcional a (v GS V t ) v DS

84 Região ôhmica i D x v DS Resistor linear controlado por v GS Condição: v DS deve ser mantido pequeno (v DS << v GS V t )

85 Região ôhmica canal gradual Dependência de R canal em V DS Aumentando v DS :o nível de inversão varia ao longo do canal, como resultado da diferença de potencial entre a posição no canal e o terminal de porta O canal assume uma forma gradual. A resistência do canal aumenta com o aumento de v DS. o comportamento i D x v DS passa a ser não-linear (v GS é mantido constante em um valor tal que v GS v DS > V t ))

86 Região ôhmica canal gradual Dependência de R canal em V DS

87 Saturação do canal Saturação do canal: Redução da condutividade local em função de v DS Quando v DS = v GS V t, o canal descola-se do dreno (pinchoff) Aumento v DS acima de v GS V t tem pouco efeito na forma do canal (corrente passa a ser independente de v GS )

88 Saturação - i D x v DS Curva completa i D x v DS : saturação do canal v GS > V t

89 Polarização de MOSFETs NMOS: comportamento i D x v DS SI: WI:

90 Polarização de MOSFETs I NMOS: i D x v GS em saturação e inversão fraca (WI) Saturação: D I D0 W L VDS 4 V GS exp n t n 1,1 1,6;( tip.1,3) t t kt / q Id [A] SI Vsub= 0 V Vsub= -2,5 V Vsub= -5 V WI Vds= 2V Vgs [V]

91 Polarização de MOSFETs NMOS: i D x v GS erros nas aproximações de WI e SI

92 MOSFET Modelos 92

93 Modelo Analítico Simples NMOS: curva completa i D x v DS Triodo: V DS V GS V t I D k ' n W L V V V V GS t DS DS k n (W/L) = 1.0 ma/v 2. Saturação: V DS V GS V t I D 1 2 k ' n W L V V 2 GS t k ' n m C n ox

94 NMOS em Saturação NMOS: curva i D x v GS em saturação Saturação: V DS V GS V t V t = 1 V, k n W/L = 1.0 ma/v 2 I D 1 2 k ' n W L V V 2 GS t

95 Modelo para Grandes Sinais Transistor NMOS Modelo para grandes sinais em saturação

96 Tensões nos Terminais Transistor NMOS Níveis relativos de tensão entre os terminais

97 Condutância de Saída Efeito de modulação do comprimento efetivo do canal em função de v DS, em saturação Aumentando v DS além de v DSsat causa o distanciamento do ponto de pinch-off em relação ao dreno, reduzindo o comprimento efetivo do canal por ΔL. pequena variação de i D com v DS.

98 Condutância de Saída Dependência de i D com v DS : o efeito Early V A : tensão de Early r o V I A DQ O parâmetro V A depende da tecnologia de processo. V A é proporcional ao comprimento do canal L. Quanto maior o L maior a impedância de saída.

99 Condutância de Saída NMOS: modelo para grandes sinais em saturação, incluindo o efeito Early

100 Transistor PMOS PMOS: símbolos e polarização

101 Transistor PMOS PMOS: níveis relativos de tensão entre os terminais

102 Resumo NMOS PMOS

103 MOSFET Polarização 105

104 Modelos Grandes Sinais NMOS PMOS

105 Polarização Região de Saturação: I D 1 2 k ' n W L V V 2 GS V t DS V GS V t V GS R S I D V SS Região de Triodo: V DS V GS V t k ' n m C n ox Tensão de Overdrive V OVD V GS V t I V V D GS DS k ' n R V W L S I DD D V V V V V V GS SS SS t R D DS R S I D DS

106 Autopolarização VDS V GS VDS VGS Vt O transistor está sempre em Saturação! Região de Saturação: I D 1 2 k ' n W L V V 2 GS t V GS RI D V DD

107 Espelho de corrente Necessita transistores IDÊNTICOS!!! VGS 2 VGS1 D2 D1 I Desde que ambos estejam saturados! I A corrente de dreno de Q2 é resultado da corrente de dreno de Q1.

108 Polarização na região de triodo I Dados: V GS V DD Supondo: V D DS V k ' n GS W L V Região de Triodo: V DS 0, 1V V t 1V Calcular I D e R D. Estime r ds. VGS V DD t V V V V GS t DS DS V DS V DD R D I D

109 Estabilidade de ponto Q

110 Estabilidade de ponto Q Rs

111 O inversor CMOS push-pull Nível lógico 0 na entrada Tensão intermediária na entrada PMOS ON NMOS OFF Nível lógico 1 na entrada PMOS OFF NMOS ON

112 O MOSFET como Amplificador 114

113 Amplificador Básico Amplificador Fonte Comum Topologia Básica Representação Gráfica da Reta de Carga Determinação da Curva de Transferência v i i O D D v DS f ( v f ( v V GS GS DD R ) saturado, v ) triodo DS D i D

114 Curva de Transferência Determinação da Curva de Transferência A curva de transferência mostra a operação como amplificador, com o MOST polarizado no Ponto Q.

115 Reta de Carga Influência da Reta de Carga na Excursão de Sinal Ponto Q 1 não deixa espaço suficiente para excursão positiva do sinal, muito próximo de V DD Ponto Q 2 não deixa espaço suficiente para excursão negativa do sinal, muito próximo da região de Triodo.

116 Pequenos Sinais Circuito conceitual para estudo do modelo de pequenos sinais Fonte de Sinal Fonte de Polarização

117 Pequenos Sinais Aplicação de um sinal de entrada de 150 mvpp

118 Pequenos Sinais I g g D m m 1 2 ' n k di dv k ' n D GS W L W L V V 2 GS t W L ' V GS Vt kn VOV V OV Tensão de overdrive

119 Pequenos Sinais Resposta de saída do amplificador Fonte Comum

120 Pequenos Sinais Tensões instantâneas v GS e v D no circuito abaixo.

121 Modelo para Pequenos Sinais Modelo Simplificado Modelo Extendido Considerando o efeito de modulação do comprimento do canal (EARLY) que é modelado por r o = V A /I D

122 Análise de um Amplificador MOS Considere o amplificador Fonte Comum FC ao lado cujo transistor possui o seguintes características: k n (W/L) = 0,25 ma/v 2 V t = 1,5 V V A = 50 V R D = 18kΩ V DD = 10V Suponha que os capacitores são praticamente curto circuitos para sinal. Calcule: O ganho de pequenos sinais A resistência de entrada O maior sinal de entrada para operação em saturação.